CN102957422B - 一种数字延时锁定环电路 - Google Patents
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Abstract
本发明公开了一种快速锁定数字延时锁定环电路，涉及信号相位偏移技术，包括占空比调整电路、鉴相器、数字控制延时链、数字时间转换器、移位计数器和复制延时单元。数字控制延时链包括至少四级相同的延时单元，每个延时单元均由相同的控制来控制，具有相同的延时量；每级延时单元内包括一粗调延时单元和一精调延时单元，粗调延时单元和精调延时单元串联设置，扩大了延时锁定环的工作频率范围。本发明的数字延时锁定环电路，为DDR控制器中的DQS信号提供精确的90°相移信号，具有快速锁定和避免环路错误锁定的特性。
Description
技术领域
本发明涉及信号相位偏移技术领域，是现场可编程门阵列中DDR控制器DQS信号的一种快速锁定数字延时锁定环电路。
背景技术
现场可编程门阵列(FPGA)是一种大规模可编程器件，由可编程逻辑模块(CLB)、连线资源、输入输出模块(IOB)构成。其中输入输出模块为DDR控制器提供专用的数据选择脉冲信号(DQS)和数据信号(DQ)。在FPGA的DDR SDRAM控制器中，DQS信号和DQ数据信号是由DDR SDRAM存储器芯片产生，并采用源同步的方式伴随传送的，需要采用延时锁定环对DQS信号相移90度使其上升和下降沿落在DQ的中心以保证采样的正确性。
图1表示一典型的数字延时锁定环电路框图。图1的延时锁定环包括分频器、一鉴相器、一计数器以及一延时链。延时链包括级联连接的相同结构的四个延时单元。分频器对外部输入时钟和反馈时钟进行分频，产生分频信号送给鉴相器。鉴相器检测反馈分频时钟和输入分频时钟信号的相位差。如果反馈分频时钟的相位超前于输入分频时钟，则产生上升信号UP，相反如果反馈分频时钟的相位滞后于输入分频时钟，则产生下降信号DOWN。计数器根据UP和DOWN进行计数，并产生一个n位的控制字CON控制数字控制延时链的延时量。
数字控制延时链是延时锁定环中的一个关键部件，它由不同的数字控制字来为数字控制延时链产生不同的延时量。数控延时链采用粗调节单元和精调节单元级联的方法提高延时链的延时精度。粗调节单元由缓冲器链组成，由缓冲器的本征延时作为延时步长；精调节单元利用缓冲器的负载电容或者负载电阻的变化细微的延时步长。
由于传统的延时锁定环采用计数器和分频器调整数字控制延时链的延时量，需要很长的周期数完成延时锁定环的锁定。同时，传统延时锁定环可能锁定在数倍时钟周期上，造成延时锁定环的错误锁定(False Lock)。
发明内容
本发明的目的是提供一种快速锁定数字延时锁定环电路，为DDR控制器的DQS提供精确的90°相移信号，它具有快速锁定和避免环路错误锁定的特性，克服了现有技术的缺陷。
为了达到上述目的，本发明的技术解决方案是：
一种快速锁定数字延时锁定环电路，包括鉴相器、数字控制延时链、计数器；其还包括占空比调整电路、数字时间转换器、复制延时单元；占空比调整电路输入接参考时钟，输出分别与数字控制延时链、精调鉴相器、数字时间转换器、移位计数器的输入端电连接；精调鉴相器输出接移位计数器的另一输入端；数字时间转换器输出接编码器输入，编码器、移位计数器的输出分别接数字控制延时链、复制延时单元的另两个输入端，数字控制延时链、复制延时单元的另两个输入端间，相互连接，双向通讯；数字控制延时链的输出与精调鉴相器的另一输入端电连接；复制延时单元输入接脉冲信号，输出相移后的脉冲信号；
其中，数字时间转换器、编码器，移位计数器组成数字延时锁定环的控制逻辑，为数字控制延时链、复制延时单元提供数字控制码。
所述的数字延时锁定环电路，其所述数字控制延时链，包括至少四级相同的延时单元，每个延时单元均由相同的控制来控制，具有相同的延时量；每级延时单元内包括一粗调延时单元和一精调延时单元，粗调延时单元和精调延时单元串联设置；编码器、移位计数器的输出分别接数字控制延时链的另两个输入端，是编码器输出接每级延时单元内的粗调延时单元输入，移位计数器输出接每级延时单元内的精调延时单元输入。
所述的数字延时锁定环电路，其所述数字控制延时链、复制延时单元的另两个输入端间，相互连接，双向通讯，是复制延时单元的另两个输入端，分别与每级延时单元内的粗调延时单元输入、精调延时单元输入电连接，双向通讯。
所述的数字延时锁定环电路，其所述粗调延时单元，由多路选择器级联的方式实现，粗调延时单元的结构输入端的负载不随延时级数的变化而变化，同时因其结构的规律性，能根据不同的延时范围要求选择延时链的级数；精调延时单元为多个缓冲器的串联，通过增加或减小缓冲器的驱动能力来改变延时单元的延时量。
所述的数字延时锁定环电路，其所述数字时间转换器，包括脉冲产生器、本征延时链、寄存器、TDC延时链及编码器；
脉冲产生器的输入端接参考时钟，在参考时钟的第一个时钟周期上升沿产生一个PULSE_START信号，在第二个时钟周期上升沿产生一个PULSE_END信号，两个信号间隔一个时钟周期；PULSE_START信号输入到本征延时链，输出信号TDC_IN[0]，再经过TDC延时链的单元TDU，依次得到的延时信号分别输入到寄存器的数据端，PULSE_END信号输入到寄存器的时钟端进行采样，寄存器采样后的结果送到编码器，经过编码器得到粗调节延时链的控制字，再由编码器转换器转成粗调节延时单元的控制码值。
所述的数字延时锁定环电路，其所述本征延时链包括至少四个串联的精调节延时单元，其延时为数字控制延时链的最小延时；TDC延时链包括至少十六个串联的延时单元TDU，每个延时单元包括至少四个粗调延时单元中的多路选择器，每个延时单元的延时是粗调延时链的延时步长。
所述的数字延时锁定环电路，其所述复制延时单元，与数字控制延时链的一个延时单元相同，包括串联的粗调、精调延时单元结构，复制延时单元负责DQS信号的相移，其延时量约为输入时钟周期的四分之一。
所述的数字延时锁定环电路，其所述精调鉴相器，为交叉耦合RS锁存器结构，用于检测输入时钟和反馈时钟信号之间的相位差，并产生超前或滞后信号；三个精调鉴相器并联构成鉴相及锁定检测电路，还包括两个延时量可控的缓冲器D1、D2，缓冲器D1控制端接低电平，缓冲器D2控制端接高电平，Δt是缓冲器D1和D2的延时量的差值。
所述的数字延时锁定环电路，其所述移位计数器，包括20个串联的计数器单元，产生20位的控制码控制精调节延时链；移位计数器是一个双向的移位计数器，产生的控制码为热温度计码，移位计数器每次的状态跳变只会有一位码值发生变化，避免了在状态跳转过程中精调节延时链输出信号的抖动以及延时突变。
所述的数字延时锁定环电路，其所述计数器单元，包括一个D触发器、两个与非门和一个反相器，qn是当前位的输出状态值，当时钟信号clk上升沿触发时，如果鉴相结果UP/DOWN为低电平，则把前一位的状态qn-1传给qn；如果鉴相结果UP/DOWN为高电平，则把后一位的状态qn+1传给qn。
所述的数字延时锁定环电路，其锁定过程分为三部分，粗调节的锁定、精调节的锁定和状态保持，锁定周期小于17时钟周期，锁定逻辑的锁定窗口大小为2Δt。
所述的数字延时锁定环电路，其所述锁定过程的三部分：
a)粗调节锁定：当输入参考时钟CLK_IN到数字延时锁定环后，经过占空比调整电路产生占空比接近50％的参考时钟CLK_REF，该时钟送到数字控制延时链、TDC及移位计数器；TDC在一个时钟周期内完成粗调节的锁定，产生粗调节延时单元的控制码C_Code[15:0]；
在完成粗调节锁定后，TDC产生一个控制信号，启动精调精调鉴相器和移位计数器，延时锁定环(DLL)进入精调节的过程；
在粗调节锁定完成后，参考时钟和数字控制延时链的输出CLK360之间的相位误差小于一级粗延时单元的延时量；
b)精调节的锁定：数字控制延时链各单元的输出延迟相移，分别为输入时钟的90°、180°、270°、360°；其中360°相移信号CLK360被送到精调鉴相器的输入端，作为精调鉴相器的鉴相比较；精调鉴相器比较信号CLK360与输入时钟CLK_REF的相位关系，产生UP或者DOWN信号送入移位计数器，控制移位计数器的移位方向，从而改变移位计数器输出的控制字的码值，控制精调节延时链的延迟时间增加或减少，以同步CLK360和CLK_REF直到它们的相位差在一定范围内，然后由控制逻辑产生一个锁定信号，此时精调节被锁定；
c)精调节被锁定后，数字延时锁定环进入保持状态，进入保持状态后，粗调节控制码C_Code[15:0]和精调节控制码F_Code[19:0]被固定，鉴相及锁定检测电路产生一个LOCKED信号，同时检测信号CLK360与输入时钟CLK_REF的相位差，当相位差超出锁定逻辑的锁定窗口时，LOCKED信号失效，数字延时锁定环电路重新进入精调节的锁定过程。
本发明的一种快速锁定数字延时锁定环电路，采用数字时间转换器，实现了环路的快速锁定。数字控制延时链由粗调节和精调节延时单元构成，扩大了延时锁定环的工作频率范围。
附图说明
图1是传统的延时锁定环电路示意图；
图2是本发明的一种快速锁定数字延时锁定环电路示意图；
图3是图2本发明中的精调鉴相器的电路图；
图4是本发明中的锁定检测逻辑电路；
图5是图2本发明中的数字控制延时链的结构示意图；
图6是图4中数字控制延时链中粗调延时单元电路图；
图7是图4中数字控制延时链中精调延时单元电路图；
图8是本发明中的TDC结构图；
图9是本发明中的TDC的时序图；
图10a是本发明中移位计数器中的一位基本单元109结构；
图10b是由图10a中基本单元109组成的移位计数器示意图；
图11是本发明的一种快速锁定数字延时锁定环的锁定过程示意图。
具体实施方式
参见图2、5、8，本发明的一种快速锁定数字延时锁定环电路，包括占空比调整电路100、鉴相及锁定检测电路101、数字控制延时链102、数字时间转换器103、移位计数器105和复制延时单元106。其中占空比调整电路接输入时钟和参考时钟；参考时钟输入到鉴相器的一端和数字控制延时链的输入端以及时间数字转换器的输入端；数字控制延时链的输出接鉴相器的另一个输入端；鉴相器的输出接移位计数器的输入端；时间数字转换器输出经过编码器104后产生的控制字接到数字控制延时链中的粗调延时单元108的控制字输入端；移位计数器的输出控制字接到数字控制延时链中的精调延时单元107的控制字输入端。
数字控制延时链102包括了四级相同的延时单元102-1～102-4，每级延时单元包括一粗调延时单元108和一精调延时单元107。粗调延时单元由多路选择器级联的方式实现；精调延时单元通过增加或减小缓冲器的驱动能力来改变延时单元的延时量。
数字时间转换器(Time-to-Digital Converter，TDC)103包括了脉冲产生器103-1、本征延时链103-2、寄存器103-3、TDC延时链103-4以及编码器104。本征延时链由四个精调节延时单元组成，其延时为数字控制延时链的最小延时；TDC延时链的每个延时单元包括了四个粗调延时单元中的多路选择器，因此每个延时单元的延时就是粗调延时链的延时步长。脉冲产生器生成两个间隔为一个时钟周期的上升沿脉冲，前一个脉冲输入到本征延时链和TDC延时链，后一个脉冲输入到寄存器的时钟端采样延时链的各个输出点。寄存器采样后的结果送到编码器，经过编码器得到粗调节延时链的控制字。
精调鉴相器101-3，用于检测输入时钟和反馈时钟信号之间的相位差，并产生超前或者滞后信号。移位计数器105包括预定数目的移位计数单元，用于产生精调节延时链的控制信号。移位计数器105的初始值为最高位是高电平，其余位是低电平。如果精调鉴相器101-3的鉴相结果为超前，则移位计数器105向左移位；如果精调鉴相器101-3的鉴相结果为滞后，则移位计数器105向右移位。当移位计数器105进行一次移位后，其控制字的改变造成精调节延时链产生一个步长的延时变化。
复制延时单元106取数字控制延时链的一个延时单元，它的粗调和精调延时单元结构与数字控制延时链中的单元相同。复制延时单元负责DQS信号的相移，由TDC和计数器产生的控制字C_Code和F_Code控制，其延时量接近为输入时钟周期的四分之一。
下面参照附图对本发明的技术方案进行详细描述：
图2是本发明的一种快速锁定数字延时锁定环电路结构框图。图中CLK_IN为输入时钟，它经过占空比调整电路得到接近于50％占空比的参考时钟CLK_REF。
数字延时锁定环的锁定过程分为三部分，粗调节的锁定、精调节的锁定和状态保持。首先由数字时间转换器(TDC)103完成粗调节的锁定，在这个过程中精调鉴相器101-3和移位计数器105失效。粗调节锁定的工作过程为：当输入参考时钟CLK_IN输入到数字延时锁定环后，经过占空比调整电路100产生占空比接近50％的参考时钟CLK_REF，该时钟送到数字控制延时链102、TDC103以及移位计数器105。TDC103在一个时钟周期内完成粗调节的锁定，产生粗调节延时单元的控制码C_Code[15:0]。在完成粗调节后，TDC103产生一个控制信号，启动精调精调鉴相器101-3和移位计数器105，DLL进入精调节的过程。在粗调节锁定完成后，参考时钟和数字控制延时链102的输出CLK360之间的相位误差小于一级粗延时单元的延时量。
精调节的锁定由精调鉴相器101-3和移位计数器105来完成，工作过程如下：数字控制延时链102各单元的输出延迟相移分别为输入时钟的90°、180°、270°、360°。其中360°相移信号CLK360被送到精调鉴相器101-3的输入端，作为精调鉴相器101-3的鉴相比较。精调鉴相器101-3比较信号CLK360与输入时钟CLK_REF的相位关系，产生UP或者DOWN信号送入移位计数器105，控制移位计数器105的移位方向，从而改变移位计数器105输出的控制字的码值，控制精调节延时链的延迟时间增加或减少，以同步CLK360和CLK_REF直到它们的相位差在一定范围内，然后由控制逻辑产生一个锁定信号，此时数字延时锁定环进入保持状态。
图3是精调鉴相器101-3的电路结构，使用了交叉耦合RS锁存器结构，当CLK_OUT超前于CLK_REF信号时，精调鉴相器101-3输出一个时钟周期的UP信号；当CLK_OUT滞后于CLK_REF信号时，精调鉴相器101-3输出一个时钟周期的DOWN信号。图4是锁定检测逻辑电路图，由三个精调鉴相器101-1～101-3并联构成。其中，精调鉴相器101-3对参考时钟CLK_REF和反馈时钟CLK_FB的相位关系进行检测，输出UP信号和DOWN信号。D1和D2是延时量可控的缓冲器，D1控制端接低电平，D2控制端接高电平，Δt是缓冲器D1和D2的延时量的差值；精调鉴相器101-1检测CLK_REF相对于CLK_FB延迟Δt的两个信号的相位关系，精调鉴相器101-2检测CLK_FB相对于CLK_OUT延迟Δt的两个信号的相位关系，精调鉴相器101-1和精调鉴相器101-2的输出结果经过异或门输出LOCKED信号，当LOCKED信号变高时，数字延时锁定环进入锁定状态，本发明中锁定逻辑的锁定窗口大小为2Δt。
图5中是数字控制延时链102的框图，它包括了四个相同的延时单元102-1、102-2、102-3、102-4，每个延时单元102-x均包含一个粗调延时单元(Coarse Delay Unit)108和一个精调延时单元(Fine Dealy Unit)107，每个延时单元102-x均由相同的控制来控制，因此它们有相同的延时量。图6是一个粗调延时单元108的电路结构图，本发明中粗调延时单元108的结构输入端的负载不随延时级数的变化而变化，同时由于其结构的规律性，能根据不同的延时范围要求方便地选择延时链的级数。本发明中的粗调延时单元108由16位的控制字来控制，它的控制码为C_Code[15:0]，由TDC103经过编码器104后产生。图7是一个精调延时单元107的电路结构图，其中Mp0和Mn0分别接低电平和高电平，是常导通晶体管。Mp1～Mp19和Mn1～Mn19分别由数字控制字F0～F19和Fb0～Fb19控制其是否导通，增加导通晶体管的数目能增大缓冲器的驱动能力，减小缓冲器的延时量，实现延时单元的精调节。
下面详细介绍数字时间转换器(TDC)103的操作。
图8是数字时间转换器103的电路结构，包括了脉冲产生器103-1、本征延时链103-2、寄存器103-3、TDC延时链103-4以及编码器104。图9是TDC103的时序关系图，图中举例了TDC103的工作过程。脉冲产生器103-1的输入端接参考时钟CLK_REF，在参考时钟的第一个时钟周期上升沿产生一个PULSE_START信号，在第二个时钟周期上升沿产生一个PULSE_END信号，两个信号间隔一个时钟周期。PULSE_START信号输入到本征延时链103-2，输出信号TDC_IN[0]，再经过TDC延时链103-4的单元TDU，依次得到的延时信号为TDC_IN[1]～TDC_IN[15]。这16个延时信号分别输入到寄存器103-3的数据端，由PULSE_END信号输入到寄存器103-3的时钟端进行采样，寄存器103-3采样后的结果送到编码器104，经过编码器104得到粗调节延时链的控制字TDC_CODE[15:0]，再由编码器转换器转成粗调节延时单元108的控制码值C_Code[15:0]。
图10是移位计数器105的电路结构。移位计数器105的作用是为数字控制延时链102中的精调节延时部分产生控制码。移位计数器105的计数方向由精调鉴相器101-3的鉴相结果UP/DOWN控制。移位计数器105中的一位基本计数器单元109结构如图10a，它由一个D触发器、两个与非门和一个反相器构成。qn是当前位的输出状态值，当时钟信号clk上升沿触发时，如果鉴相结果UP/DOWN为低电平，则把前一位的状态qn-1传给qn；如果鉴相结果UP/DOWN为高电平，则把后一位的状态qn+1传给qn。
图10b是由图10a中基本单元109组成的移位计数器105。一共由20个计数器单元109串联组成，产生20位的控制码控制精调节延时链。移位计数器105产生的控制码为热温度计码，移位计数器105每次的状态跳变只会有一位码值发生变化，这样避免了在状态跳转过程中延时链输出信号的抖动以及延时突变。
图11是本发明的一种快速锁定数字延时锁定环的锁定过程。初始时，RESET信号为低电平，环路被复位。接着的6个时钟周期，由占空比调整器100对输入参考时钟进行占空比调整，调整输出的控制码为Duty[5:0]，并产生一个DCC_done信号。在DCC_done信号生效后的一个时钟周期内，由TDC103模块估计输出参考信号的周期，并产生粗调节延时单元108的控制码Coarse_code[15:0]。接着，精调鉴相器101-3对输入参考时钟CLK_REF和其经延迟线输出的信号CLK_FB进行比较，输出鉴相信号UP/DOWN。信号UP/DOWN进入移位计数器105，由移位计数器105来产生精调节控制码。若UP/DOWN为低电平，则移位计数器105向高移位，增大控制码的值；UP/DOWN为高电平，则移位计数器105向低移位，减小控制码的值。当本发明的数字延时锁定环由锁定逻辑检测到进入锁定状态时，产生一个锁定状态信号LOCKED。控制码Coarse_code[15:0]和Fine_code[19:0]在进入锁定状态之后被固定，以减小延时链输出信号的抖动。本发明的数字延时锁定环锁定周期小于17时钟周期。
Claims (9)
1.一种快速锁定数字延时锁定环电路，包括精调鉴相器、数字控制延时链和移位计数器；其特征在于，还包括占空比调整电路、数字时间转换器、编码器和复制延时单元；占空比调整电路的输入接参考时钟，输出分别与数字控制延时链、精调鉴相器、数字时间转换器及移位计数器的输入端电连接；精调鉴相器的输出接移位计数器的另一输入端；数字时间转换器的输出接编码器输入，编码器和移位计数器的输出分别接数字控制延时链、复制延时单元的另两个输入端，数字控制延时链和复制延时单元的另两个输入端间，相互连接，双向通讯；数字控制延时链的输出与精调鉴相器的另一输入端电连接；复制延时单元输入接脉冲信号，输出相移后的脉冲信号；
其中，数字时间转换器、编码器和移位计数器组成数字延时锁定环的控制逻辑，为数字控制延时链和复制延时单元提供数字控制码；
所述数字控制延时链，包括至少四级相同的延时单元，每个延时单元均由相同的控制来控制，具有相同的延时量；每级延时单元内包括一粗调延时单元和一精调延时单元，粗调延时单元和精调延时单元串联设置；编码器、移位计数器的输出分别接数字控制延时链的另两个输入端，是编码器输出接每级延时单元内的粗调延时单元输入，移位计数器输出接每级延时单元内的精调延时单元输入；
所述数字控制延时链、复制延时单元的另两个输入端间，相互连接，双向通讯，是复制延时单元的另两个输入端，分别与每级延时单元内的粗调延时单元输入、精调延时单元输入电连接，双向通讯；
所述粗调延时单元，由多路选择器级联的方式实现，粗调延时单元的结构输入端的负载不随延时级数的变化而变化，同时因其结构的规律性，能根据不同的延时范围要求选择延时链的级数；精调延时单元为多个缓冲器的串联，通过增加或减小缓冲器的驱动能力来改变延时单元的延时量。
2.如权利要求1所述的快速锁定数字延时锁定环电路，其特征在于，所述数字时间转换器，包括脉冲产生器、本征延时链、寄存器、TDC延时链及编码器；
脉冲产生器的输入端接参考时钟，在参考时钟的第一个时钟周期上升沿产生一个PULSE_START信号，在第二个时钟周期上升沿产生一个PULSE_END信号，两个信号间隔一个时钟周期；PULSE_START信号输入到本征延时链，输出信号TDC_IN[0]，再经过TDC延时链的单元TDU，依次得到的延时信号分别输入到寄存器的数据端，PULSE_END信号输入到寄存器的时钟端进行采样，寄存器采样后的结果送到编码器，经过编码器得到粗调节延时链的控制字，再由编码器转换器转成粗调节延时单元的控制码值。
3.如权利要求2所述的快速锁定数字延时锁定环电路，其特征在于，所述本征延时链包括至少四个串联的精调节延时单元，其延时为数字控制延时链的最小延时；TDC延时链包括至少十六个串联的延时单元TDU，每个延时单元包括至少四个粗调延时单元中的多路选择器，每个延时单元的延时是粗调延时链的延时步长。
4.如权利要求1所述的快速锁定数字延时锁定环电路，其特征在于，所述复制延时单元，与数字控制延时链的一个延时单元相同，包括串联的粗调、精调延时单元结构，复制延时单元负责DQS信号的相移，其延时量为输入时钟周期的四分之一。
5.如权利要求1所述的快速锁定数字延时锁定环电路，其特征在于，所述精调鉴相器，为交叉耦合RS锁存器结构，用于检测输入时钟和反馈时钟信号之间的相位差，并产生超前或滞后信号；三个精调鉴相器并联构成鉴相及锁定检测电路，还包括两个延时量可控的缓冲器D1、D2，缓冲器D1控制端接低电平，缓冲器D2控制端接高电平，Δt是缓冲器D1和D2的延时量的差值。
6.如权利要求1所述的快速锁定数字延时锁定环电路，其特征在于，所述移位计数器，包括20个串联的计数器单元，产生20位的控制码控制精调节延时链；移位计数器是一个双向的移位计数器，产生的控制码为热温度计码，移位计数器每次的状态跳变只会有一位码值发生变化，避免了在状态跳转过程中精调节延时链输出信号的抖动以及延时突变。
7.如权利要求6所述的快速锁定数字延时锁定环电路，其特征在于，所述计数器单元，包括一个D触发器、两个与非门和一个反相器，qn是当前位的输出状态值，当时钟信号clk上升沿触发时，如果鉴相结果UP/DOWN为低电平，则把前一位的状态qn-1传给qn；如果鉴相结果UP/DOWN为高电平，则把后一位的状态qn+1传给qn。
8.如权利要求5所述的快速锁定数字延时锁定环电路，其特征在于，锁定过程分为三部分，粗调节的锁定、精调节的锁定和状态保持，锁定周期小于17时钟周期，锁定逻辑的锁定窗口大小为2Δt。
9.如权利要求1或5所述的快速锁定数字延时锁定环电路，其特征在于，所述锁定过程的三部分：
a)粗调节锁定：当输入参考时钟CLK_IN到数字延时锁定环后，经过占空比调整电路产生占空比接近50％的参考时钟CLK_REF，该时钟送到数字控制延时链、TDC及移位计数器；TDC在一个时钟周期内完成粗调节的锁定，产生粗调节延时单元的控制码C_Code[15：0]；
在完成粗调节锁定后，TDC产生一个控制信号，启动精调精调鉴相器和移位计数器，延时锁定环进入精调节的过程；
在粗调节锁定完成后，参考时钟和数字控制延时链的输出CLK360之间的相位误差小于一级粗延时单元的延时量；
b)精调节的锁定：数字控制延时链各单元的输出延迟相移，分别为输入时钟的90°、180°、270°、360°；其中360°相移信号CLK360被送到精调鉴相器的输入端，作为精调鉴相器的鉴相比较；精调鉴相器比较信号CLK360与输入时钟CLK_REF的相位关系，产生UP或者DOWN信号送入移位计数器，控制移位计数器的移位方向，从而改变移位计数器输出的控制字的码值，控制精调节延时链的延迟时间增加或减少，以同步CLK360和CLK_REF直到它们的相位差在一定范围内，然后由控制逻辑产生一个锁定信号，此时精调节被锁定；
c)精调节被锁定后，数字延时锁定环进入保持状态，进入保持状态后，粗调节控制码C_Code[15：0]和精调节控制码F_Code[19：0]被固定，鉴相及锁定检测电路产生一个LOCKED信号，同时检测信号CLK360与输入时钟CLK_REF的相位差，当相位差超出锁定逻辑的锁定窗口时，LOCKED信号失效，数字延时锁定环电路重新进入精调节的锁定过程。
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