CN106849942B - 一种超高速低抖动多相位时钟电路 - Google Patents

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Abstract

本发明公开了一种超高速低抖动多相位时钟电路。该电路包括输入时钟恢复与占空比调整模块、鉴相器模块、电荷泵及环路滤波器模块、可变延时线模块、时钟偏移误差校准模块、分频模块，鉴相器模块检测参考时钟和反馈时钟间的相位关系，并相应输出“UP”或“Down”脉冲电平到电荷泵，电荷泵和环路滤波器把鉴相器输出的脉冲转化为低频直流控制电平，控制延时链的延时量，用来调整两时钟间的相位差。当两时钟达到同步时，鉴相器输出锁定信号。可变延时线由多个相同的子延时单元串行接在一起组成，可以得到多相位时钟。时钟偏移误差校准模块采用多相位时钟信号匹配校准技术来降低时钟偏移误差。该时钟电路可以满足在高频应用中对时钟信号的苛刻要求。

Description

一种超高速低抖动多相位时钟电路
技术领域
本发明涉及一种低抖动多相位时钟电路，特别是用于多通道时间交织模数转换器的超高速低抖动多相位时钟电路，属于集成电路时钟系统涉及领域。
背景技术
每种半导体工艺所能提供的带宽总是有限的，所以相应的模数转换器的转换速率也是有限的。为了进一步提高模数转换器的转换速率，可以采用多个模数转换器时间交错工作的方式，即时间交织模数转换器(TI ADC：Time Interleaved ADC)。时间交织模数转换器可以用速度较慢的工艺来实现较快的转换速率，从而一直成为研究的热点。这种方法由Black和Hodges在1980年提出，并在以后得到了广泛的研究和应用。国外在这方面的研究已经比较成熟，分辨率在4～14位，采样频率从几MS/s到几十GS/s，单通道实现从Flash、Interpolating、SAR到pipelined、Folding、two-step subranging、Folding andInterpolating、Sigma-Delta等结构，均可以看到Time interleaved实现的身影。
时间交织模数转换器的最大优点就是可以实现转换速率的成倍增长。它的缺点是各通道之间需要严格匹配，通道之间任何的失配都会导致失真的增加，通道数目越多，问题越严重。理想情况下，时间交织ADC各子模数转换器应当是完全一致的，各采样时钟相位也应该是无偏差的。然而由于工艺失配等原因，各通道间存在着增益失配、失调失配，以及采样时间失配(也叫采样偏差、非一致采样)等非理想因素，降低了整个模数转换器的信噪比。在三种失配中，采样时间失配是最难处理的一种误差。对于完全随机的输入信号，各个通道的失调与增益都可以通过一定时间的统计得出，因而在选定基准通道的情况下，可以确定各个通道相对于基准通道的失调与增益失配。但是采样时间失配却无法由统计特性体现出来。当输入随机信号时，无论是否存在采样时间失配，输出的信号都是随机信号。因此，我们无法判断该时间交织ADC是否存在采样时间失配，以及哪些通道存在采样时间失配。特别是输入信号频率很高时，各通道的采样保持电路所用的时钟相位偏差变得尤其难以处理。
时间交织ADC的关键思想在于用M个子ADC实现对输入信号的等间隔采样。因此，产生M个延迟严格相等的时钟信号至关重要。因此，对于超高速时间交织ADC来说，一个高速低抖动多相位时钟系统必不可少。时钟系统的输入频率，多相位时钟通道数，以及各通道之间的相位偏差，直接限制了能实现的时间交织ADC的采样率与精度，是超高速时间交织ADC能否实现的关键。理想情况下的M个时钟的延迟应该完全相等，如图1(a)所示。
目前，大多数时间交织ADC采用时钟分频器产生多相位时钟。然而，由于时钟分频器不完全理想以及传输线路中可能存在差异，实际的多相时钟存在采样时间的偏差，即不能做到完全的等间隔采样，实际的分频后时钟如图1(b)所示。时间交织ADC中多相位时钟之间的偏差包括相位抖动(time jitter)和时钟偏移(time skew)。相位抖动会增加ADC底噪，降低其信噪比(SNR)，而时钟偏移会增加ADC的杂散，影响ADC的信噪比和无杂散动态范围(SFDR)。
发明内容
本发明的技术解决的问题是：克服现有技术的不足，提出一种应用于10GSPS以上采样率时间交织模数转换器的超高速低抖动多相位时钟电路。
本发明的技术解决方案是：一种超高速低抖动多相位时钟电路，该电路包括输入时钟恢复与占空比调整模块、鉴相器模块、电荷泵及环路滤波器模块、可变延时线模块、时钟偏移误差校准模块，分频模块；其中：
输入时钟恢复与占空比调整模块，用于将外部输入的差分时钟信号进行差分放大，并转换成单端时钟信号，根据外部输入的占空比控制信号调整单端时钟信号的占空比，得到参考时钟信号，并将其输出至鉴相器模块和可变延时线模块；
鉴相器模块，接收参考时钟信号和可变延时线模块输出的反馈时钟，检测参考时钟和反馈时钟之间的相位差，得到相位差信号，并将相位差信号输出至电荷泵及环路滤波器模块；
电荷泵及环路滤波器模块，对相位差信号进行积分滤波，得到可变延时控制信号输出至可变延时线模块；
可变延时线模块，由M个相同的延时单元串联连接而成，M取偶数，参考时钟信号作为第一级延时单元的输入，前一级的延时单元的输出作为后一级延时单元的输入，每个延时单元在可变延时控制信号和相应的校准控制信号控制下，对输入时钟信号进行延迟，输出M个等相位差的时钟信号CK1，CK2，…，CKM至时钟偏移误差校准模块；同时，第M级延时单元的输出信号CKM作为反馈时钟输出至鉴相器模块；
时钟偏移误差校准模块，初始化校准控制电压，接收可变延时线模块204输出的M个等相位差的多相位时钟信号CK1，CK2，…，CKM，将产生的多相位时钟信号按180°的相位差两两分成一组，检测每组的跳变沿之间的相位误差，根据同一组时钟信号之间是超前或延迟信息，按照约定的步长，双向调整校准控制电压，输出至可变延时线模块中相应的延时单元。
该时钟电路还包括分频模块206，所述分频模块将可变延时线模块204输出的M个等相位差的多相位时钟信号CK1，CK2，…，CKM进行二分频得到2M个相位的多相位时钟信号。
所述鉴相器模块为三输入动态鉴相器。
所述延时单元由串联连接的两个电流受限型反相器组成。
所述电流受限型反相器包括MOS管M1c、M2c、M3c、M4c、M5c、M6c，输入信号端连接M1c和M2c的栅极，M1c和M2c的漏极连接输出信号端，M1c的源极接M3c和M5c的漏极，M2c的源极接M4c和M6c的漏极，M3c的栅极接Vctrl+，M4c的栅极接Vctrl-，M5c的栅极和M6c的栅极连接校准控制信号的差分输出端，M3c的源极和M5c的源极接VDD，M4c的源极和M6c的源极接地。
所述时钟偏移误差校准模块(205)包括相位误差转换电路阵列(901)、校准控制逻辑(902)以及校准DAC阵列(903)，其中
相位误差转换电路阵列901，比较可变延时线模块204输出的每一对相位相差180°的时钟信号Ckj,,CkM/2+j的相位差，j为整数，j＝1～M/2，判断并标识Ckj上升沿超前还是滞后于CkM/2+j下降沿，并将结果输出至校准控制逻辑902；
校准控制逻辑902，根据Ckj上升沿超前或者滞后于CkM/2+j下降沿的判断结果，采用逐次逼近方法，按照约定的步长，双向调整校准控制电压值，输出至DAC阵列903；
校准DAC阵列903，包括M个DAC，每个DAC将输入转换成电压信号输出至可变延时线模块(204)相应的延时单元中，用于控制该延时单元输出的信号Ckj,，j＝1～M的延时。
所述校准控制逻辑902对于每一对相位差为180°的时钟信号Cki,,CkM/2+i,i为1～M/2中任一个值，校准控制流程如下：
(1)、初始化i为DAC的位数；
(2)、判断Cki,,的上升沿超前还是滞后于CkM/2+i的下降沿，当Cki,,的上升沿超前于CkM/2+i的下降时，转入步骤(2)；当Cki,,的上升沿滞后于CkM/2+i的下降时，转入步骤(7)；
(3)、将Cki所对应的DAC输入增大2i-1，同时，将CkM/2+i所对应的DAC输入减小2i-1；
(4)、采用i-1更新i，判断Cki,,的上升沿与CkM/2+i的下降沿超前与滞后关系发生了反转，如果未翻转，则重复步骤(3)～步骤(4)，否则进入步骤(5)；
(5)、将Cki所对应的DAC输入减小2i-1，同时，将CkM/2+i所对应的DAC输入增大2i-1，之后，进入步骤(6)；
(6)、重复步骤(4)～步骤(6)，直到i等于零；
(7)、将Cki所对应的DAC输入减小2i-1，同时，将CkM/2+i所对应的DAC输入增大2i-1，进入步骤(8)；
(8)、采用i-1更新i，判断Cki,,的上升沿与CkM/2+i的下降沿超前与滞后关系发生了反转，如果未翻转，则重复步骤(7)和步骤(8)，否则进入步骤(9)；
(9)、将Cki所对应的DAC输入增大2i-1，同时，将CkM/2+i所对应的DAC输入减小2i-1，进入步骤(10)；
(10)、重复步骤(7)～步骤(10)，直到i等于零。
本发明与现有技术相比的有益效果是：
(1)、本发明的时钟电路具有高速低抖动的优点，可以对输出多相位时钟进行重新同步，满足在高频应用中对时序的苛刻要求；
(2)、本发明的匹配校准技术使得在进行超高速低抖动多相位时钟系统设计时，可以着重提高时钟匹配和相位通道数，打破器件匹配以及各种噪声对系统性能的限制；
(3)、本发明的鉴相器电路采用三输入动态鉴相器的电路结构，实现了高速鉴相，并通过加入相位差相对于输入时钟和输出时钟相等的时钟，解决了电路的二次谐波锁定问题；
(4)、本发明可以利用前面提到的多相位时钟进一步二分频产生更多相位时钟，通过将相应的时钟进行或运算，能够保证各相位时钟沿的匹配无偏移，完全满足多通道时间交织模数转换器对时钟的要求。
(5)、本发明可以用于多通道时间交织模数转换器，产生高速低抖动多相位时钟，同步时间交织结构中多通道间时钟信号，降低时间交织模数转换器各通道间存在的采样时间失配，能够有效提高时间交织模数转换器的性能。
附图说明
图1为理想与实际的多相时钟示意图；
图2为本发明的时钟电路原理示意图；
图3为本发明的时钟恢复电路的结构示意图；
图4为本发明的占空比调整电路的结构示意图；
图5为本发明的鉴相器电路结构示意图；
图6为本发明的电荷泵及环路滤波器的结构示意图；
图7为本发明的延时单元内部电流受限型反相器的结构示意图；
图8(a)为传统反相器的电路结构图；
图8(b)为电流受限型反相器电路结构图；
图9为本发明的时钟偏移误差校准的电路结构图；
图10为本发明的相位偏移误差转换电路结构示意图；
图11为本发明的校准控制流程图；
图12为本发明的二分频采保时钟对齐示意图。
具体实施方式
以下结合附图和具体实施例对本发明进行详细说明。
对于超高速度低抖动多相位时钟系统，不仅时钟频率很高，而且在一个时钟频率内还要分出多个相位，两个相邻相位间时间差已经非常小，匹配校准技术的主要难点在于需要校准的数量较大(跟多相位时钟的数量相关)，以及校准的精度需要相当高，并且还需要保证在尽可能短的时间内完成校准过程，这些都对配校准的实现手段提出了挑战。
如图2所示，本发明提供了一种超高速低抖动多相位时钟电路，该电路由输入时钟恢复与占空比调整模块201、鉴相器模块202、电荷泵及环路滤波器模块203、可变延时线模块204、时钟偏移误差校准模块205以及分频模块206组成。其中：
输入时钟恢复与占空比调整模块201，用于将外部输入的差分时钟信号进行差分放大，并转换成单端时钟信号，根据外部输入的占空比控制信号调整单端时钟信号的占空比，得到参考时钟信号，并将其输出至鉴相器模块202和可变延时线模块204；
鉴相器模块202，接收输入时钟恢复与占空比调整模块201输出的参考时钟和可变延时线模块204输出的反馈时钟，检测参考时钟和反馈时钟之间的相位差，得到相位差信号，并将相位差信号输出至电荷泵及环路滤波器模块203；所述相位差信号包括UP信号和DOWN信号，UP信号表示反馈时钟超前于参考时钟，DOWN信号表示反馈时钟滞后于参考时钟；
电荷泵及环路滤波器模块203，对相位差信号进行积分滤波，得到可变延时控制信号，用来调整参考时钟和反馈时钟之间的相位差，将可变延时控制信号输出至可变延时线模块204；
可变延时线模块204，由M个相同的延时单元串联连接而成，M取偶数，接收输入时钟恢复与占空比调整模块201发送的参考时钟信号，接收电荷泵及环路滤波器模块203输出的可变延时控制信号和时钟偏移误差校准模块205输出的M路校准控制信号，参考时钟信号作为第一级延时单元的输入，前一级的延时单元的输出作为后一级延时单元的输入，每个延时单元在可变延时控制信号和相应的校准控制信号控制下，对输入时钟信号进行延迟，输出M个等相位差的时钟信号CK1，CK2，…，CKM至时钟偏移误差校准模块205；同时，第M级延时单元的输出信号作为反馈时钟输出至鉴相器模块202；
时钟偏移误差校准模块205，初始化校准控制电压，接收可变延时线模块204输出的M个等相位差的多相位时钟信号CK1，CK2，…，CKM，将产生的多相位时钟信号按180°的相位差两两分成一组，检测每组的跳变沿之间的相位误差，根据同一组时钟信号之间是超前或延迟信息，按照约定的步长，双向调整校准控制电压，输出至可变延时线模块204中相应的延时单元；
分频模块206，将可变延时线模块204输出的M个等相位差的多相位时钟信号CK1，CK2，…，CKM进行二分频得到2M个相位的多相位时钟信号。
以下分别详细介绍每个模块。
1、输入时钟恢复与占空比调整模块201
输入时钟恢复与占空比调整模块201由时钟恢复电路和占空比调整电路组成。
如图3所示，时钟恢复电路包括MOS管M1a、M2a、M3a、M4a、M5a、M6a、M7a、M8a、M9a、M10a、M11a、M12a，电容C1a、C2a。
输入时钟CLK+和CLK-采用交流耦合方式，分别连接电容C1a、C2a的一端，电容C1a另一端连接至MOS管M1a和偏置电压Vbias，C2a的另一端连接M2a的栅极和偏置电压Vbias，M1a、M2a的源极共同连接尾电流源Ibias，M1a的漏极连接M3a的栅极和漏极、M5a的漏极、M10a的栅极，M2a的漏极连接M4a的漏极、M6a的漏极、M9a的栅极，M3a、M4a、M5a、M6a的源极共同连接VDD，M9a的漏极连接M7a的栅极和漏极、M11a的漏极，M10a的漏极连接M8a的漏极、M12a的漏极，M8a的栅极连接M7a的栅极，M9a、M10a、M11a、M12a的源极共同连接VDD，M7a、M8a的源极接地，M11a的栅极连接节点Vb，M12a的栅极连接节点Va。
M1a、M2a为差分输入管，M3a、M4a、M5a、M6a构成交叉耦合电流镜负载，M9a和M10a为第二级差分输入管，M7a和M8a构成第二级电流镜负载，Va和Vb分别控制M11a和M12a的栅极电压，用来改变第二级两条支路的电流，达到调整输出端占空比的目的。
差分输入时钟信号CLK+和CLK-分别经过电容C1a、C2a滤除直流信号之后输入到第一级差分放大电路进行放大，然后输入到第二级差分电路，第二级电路采用电流镜作为负载，实现差分信号到单端信号的转换，通过M11a和M12a调整两条支路的电流，得到单端时钟信号CLK。
由图3可以看出，时钟恢复电路为差分结构，这种差分结构可以消除片外的共模噪声的影响，而且差分放大器具有较好的电源与地的噪声抑制比，极大地提高时钟源的可靠性。对于放大器的设计主要考虑两个方面。一个方面，放大器的噪声要小，这样输出的时钟沿会较少地受到影响，这就要求时钟放大器是一个低噪声放大器，但噪声和功耗之间存在一个折衷关系，即当通过增大尾电流以减小噪声时，功耗会显著增大。另一个方面，放大器的增益要足够大，这样时钟沿的斜率才能满足要求以克服噪声的影响。
如图4所示，时钟输入占空比调整电路包括MOS管M1b、M2b、M3b、M4b、M5b、M6b、M7b、M8b、M9b、M10b、M11b、M12b、M13b、M14b、M15b，电容C1b、C2b。
M1b和M2b的栅极分别连接clk_avg和clk_tag，M1b和M2b的源极连接M3b的漏极，M1b的漏极连接M6b的漏极、M14b的栅极、M4b的栅极、C2b的一端，C2b的另一端接地，M2b的漏极连接M7b的漏极、M8b的栅极、M5b的栅极、C1b的一端，C1b的另一端接地，M3b的栅极连接n管偏置信号nbias，M3b的源极连接M4b和M5b的漏极，M4b和M5b的源极接地，M6b和M7b的共同栅极连接p管偏置信号pbias，M6b和M7b的源极接VDD，M8b的漏极接M9b的漏极，M14b的漏极接M15b的栅极、漏极和Va，M9b的栅极连接M11b的栅极，M11b的漏极接M13b的漏极，M10b的漏极接M12b的栅极和漏极、M13b的栅极、M10b的栅极和Vb，M12b、M13b、M8b、M14b的源极接地，M10b、M11b、M9b、M15b的源极接VDD。
M1b和M2b为差分输入管，M3b为尾电流控制管，M4b、M5b为反馈管，M6b和M7b为电流源负载，M8b和M9b、M14b和M15b组成第二级放大器，产生电压Va和Vb，M10b～M13b起镜像作用。
时钟输入占空比调整电路对时钟恢复电路输出的单端时钟CLK信号取平均值得到clk_avg，然后与外部输入的clk_tag进行比较，将比较结果反馈回输入缓冲放大器。该电路只要确定了clk_tag的值，则通过反馈环路则可以将时钟输出的占空比稳定到固定值，而且只要改变clk_tag的值，则可以得到不同占空比系数的稳定占空比输出时钟信号。
假设目标占空比为50％，输入时钟占空比大于50％，此时输出时钟取平均值得到clk_avg，clk_avg大于clk_tag，使得M14b的栅极电压小于M8b的栅极电压，所以电压Va大于Vb，Va和Vb分别反馈回图3中M12a和M11a的栅极，使M11a注入的电流大于M12a注入的电流，要使M7a和M8a两条支路电流平衡，则M7a的漏极电平会拉低，使CLK的低电平时间变长，占空比变小，直到占空比为50％时达到平衡，不再改变，输入时钟占空比小于50％时道理相同，不再赘述。
该时钟电路输入差分时钟频率范围为500MHz到1.5GHz，占空比在20％到80％即可。
2、鉴相器模块202
鉴相器模块202的功能是检测参考时钟和反馈时钟之间的相位差，并输出表示反馈时钟超前还是滞后于参考时钟的指示信号。该相位差信号将作为后级电荷泵的输入，产生控制延时链延时量的信号，用来调整两时钟间的相位差。当两时钟达到同步时，鉴相器输出锁定信号。
如图5所示，本发明采用三输入动态鉴相器，初始默认状态是up＝0，down＝0，Rdy＝0，当CKREF由低变高后，使up＝1，当CKFB由低变高后，使down＝1，当up和down同时为高电平时，会使对应的n管导通，使得up和down复位到低电平，实现了高速鉴相，并通过加入CKMID(VCDL输出时钟相位中，相位差相对于输入时钟CKREF和输出时钟CKOUT相等的那个时钟)使得Rdy控制的n管在up和down复位之前导通，解决了电路的二次谐波锁定问题。
3、电荷泵及环路滤波器模块203
电荷泵作为一个电荷开关，其开通和关断实现电流的充电和放电操作，最后通过一个电容实现电流到电压的转换，最后产生控制电压。由于在高速设计中，电荷泵形式的控制信号生成电路会产生较大的功耗，因此，本发明采用一种时域-电压转换的方案，减小功耗，而且采用带通滤波能够有效降低带外噪声。
如图6所示，电荷泵及环路滤波器模块由两级滤波器、两级放大器和缓冲整形电路组成，采用时域-电压的方法将鉴相器的输出信号up和down进行积分运算，转换成电压量。输入信号in1、in2分别为鉴相器的输出信号up和down，其作为输入经过两级滤波器601和602进入到差分放大器603和604，此时会将电压差转换成相位调整单元的控制电压。若in1为鉴相器同相输出端up，in2为鉴相器反相输出端down，则最终得到控制电压V_UP和V_DOWN，其中V_UP控制相位调整单元的充电电流大小，V_DOWN控制相位调整单元的放电电流大小，分别控制时钟信号的上升沿和下降沿的摆率，然后输入到后续的缓冲整形电路，由于其阈值电平是固定的，所以输出的时钟信号的相位发生了变化。
4、可变延时线模块204
延迟单元采用了一种电流受限型反相器，由一个常规反相器和上下两个控制管构成，M1c和M2c构成常规反相器，M3c和M4c为两个控制管，当Vctrl+变大，Vctrl-变小时，通路电流减小，延时增大；当Vctrl+变小，Vctrl-变大时，通路电流增大，延时减小。
如图7所示，电流受限型反相器包括MOS管M1c、M2c、M3c、M4c、M5c、M6c。M1c和M2c的栅极连接Cki-1，M1c和M2c的漏极连接Cki，M1c的源极接M3c和M5c的漏极，M2c的源极接M4c和M6c的漏极，M3c的栅极接Vctrl+，M4c的栅极接Vctrl-，M5c的栅极和M6c的栅极分别接DAC的差分输出端，M3c的源极和M5c的源极接VDD，M4c的源极和M6c的源极接地。
电流受限型反相器可以同时调节时钟信号的上升沿和下降沿延时，能够得到更快的转换以减小偏斜等带来的影响，而且具有较高的调节精度，适用于高速设计。
传统的反相器如图8(a)所示，输入为方波时钟信号时，输出上升沿受输出电容804、负载电容805和充电路径电阻802的影响，同理输出下降沿受输出电容804、负载电容805和放电路径电阻803的影响。由于802、803一般不同，所以使得充放电的时间也不相同。由于一般电阻的精度不高，并且不可调，所以用MOS管代替。
本发明的反相器如图8(b)所示,图8(b)将802、803分别用M4d、M3d代替，M4d的栅端由电压806控制，可以得到不同值的等效电阻802，同理M3d的栅端由电压807控制，可以得到不同值的等效电阻803，这样可以同时调整输出时钟的相位以及占空比。一个延时单元中包括两个级联的反相器，起到延时作用。
为了得到多相位时钟，可变延时线模块204将多个相同的子延时单元串行接在一起，第一个延时单元的输入连接参考时钟信号，第一个延时单元的输出为第二个延时单元的输入，以此类推，最后一个延时单元的输出作为反馈时钟输入到鉴相器模块202的输入端。所述时钟电路上电后，经过多次反馈，可变延时控制信号和校准控制电压信号趋于稳定，最终，参考时钟与反馈时钟相位达到一致，所以CK1，CK2，…，CKM(M个相等子延时单元，M取偶数)等价于将2π的相位平均分成M份，由此实现多相位时钟。
5、时钟偏移误差校准模块205
由于器件的匹配性以及版图的对称性所限，可变延时线产生的多相位时钟不可能完全匹配，存在偏移误差。本发明采用时钟偏移误差校准模块用来降低时钟偏移误差，使可变延时线产生的多相位时钟具有良好的匹配性。
整体的校准思想：将产生的多相位时钟按180°的相位差两两分成一组，检测每组的相位误差，并将相位误差转换成电压信号，经过比较器后就能将时钟信号上升沿超前或者滞后与之相位相差180°的时钟信号下降沿信息转换成比较器的‘0’或‘1’输出(0表示“超前”，“1”表示“滞后”)，然后根据比较器结果来控制校准两个DAC是增大或减小调整量；校准控制的过程采用逐次逼近逻辑，DAC的初始值设置为满量程的一半，根据比较结果，按照逐次逼近的过程逐步增大(或减小)DAC的输入值(代表着延迟调整量的增大(或减小))，增大(或减小)的依据是促使让比较器结果翻转，依靠DAC一个LSB的所代表的延迟调整量来实现调整精度。
如图9所示，时钟偏移误差校准模块205主要包括相位误差转换电路阵列901、校准控制逻辑902以及校准DAC阵列903。
相位误差转换电路阵列901，比较可变延时线模块204输出的每一对相位相差180°的时钟信号Ckj,,CkM/2+j的相位差，j为整数，j＝1～M/2，判断并标识Ckj上升沿超前还是滞后于CkM/2+j下降沿，并将结果输出至校准控制逻辑902；
校准控制逻辑902，根据Ckj上升沿超前或者滞后于CkM/2+j下降沿的判断结果，采用逐次逼近方法，按照约定的步长，双向调整校准控制电压值，输出至DAC阵列903；
校准DAC阵列903，包括M个DAC，每个DAC将输入转换成电压信号输出至可变延时线模块204相应的延时单元中，用于控制该延时单元输出的信号Ckj,，j＝1～M的延时。
如图10所示，相位误差转换电路阵列901由快速鉴相器1001、滤波器1002和高速比较器1003组成。快速鉴相器1001采用基于交叉耦合反相器的锁存器结构，这种结构适用于高速设计。快速鉴相器1001包括MOS管M1e、M2e、M3e、M4e、M5e、M6e、M7e，其中，MOS管M1e、M2e为输入级，输入信号为0°相位和180°相位的时钟信号，M3e、M4e、M5e、M6e构成交叉耦合反相器，其作用是快速鉴别输出输入信号的相位差信息，输出也是双端信号，表示输入信号的相位差的时域信息，即用脉冲宽度来表征相位差信息，其中Out1的高电平的宽度反映的是clk_180°的上升沿到clk_0°的上升沿的时间间隔，Out2的高电平的宽度反映的是clk_0°的上升沿到clk_180°的上升沿的时间间隔。M7e为控制信号，用来控制整个电路的开启和关断，当不需要电路工作时降低功耗。采用时域-电压1002的方法对鉴相结果进行积分运算，转换成电压量，作为输入进入到高速比较器1003中，用比较器的结果(“0”或者“1”)来表示两个相位之间的超前或滞后。
如图11所示，校准控制逻辑902对于每一对相位差为180°的时钟信号Ckj,,CkM/2+j,j为1～M/2中任一个值，校准控制流程如下：
(1)、初始化i＝DAC的位数；例如，DAC为5位,则i＝5；
(2)、判断Cki,,的上升沿超前还是滞后于CkM/2+i的下降沿(即：相位偏移误差转换模块相应位的输出为“0”或者“1”)，当Cki,,的上升沿超前于CkM/2+i的下降(相位偏移误差转换模块相应位的输出为“0”)时，转入步骤(2)；当Cki,,的上升沿滞后于CkM/2+i的下降沿(相位偏移误差转换模块相应位的输出为“0”)时，转入步骤(7)；
(3)、将Cki所对应的DAC输入增大2i-1，同时，将CkM/2+i所对应的DAC输入减小2i-1；
(4)、采用i-1更新i，判断Cki,,的上升沿与CkM/2+i的下降沿超前与滞后关系发生了反转(相位偏移误差转换模块相应位的输出由“0”变成“1”或者由“1”变成“0”)，如果未翻转，则重复步骤(3)～步骤(4)，否则进入步骤(5)；
(5)、将Cki所对应的DAC输入减小2i-1，同时，将CkM/2+i所对应的DAC输入增大2i-1，之后，进入步骤(6)；
(6)、重复步骤(4)～步骤(6)，直到i等于零；
(7)、将Cki所对应的DAC输入减小2i-1，同时，将CkM/2+i所对应的DAC输入增大2i-1，进入步骤(8)；
(8)、采用i-1更新i，判断Cki,,的上升沿与CkM/2+i的下降沿超前与滞后关系发生了反转，如果未翻转，则重复步骤(7)和步骤(8)，否则进入步骤(9)；
(9)、将Cki所对应的DAC输入增大2i-1，同时，将CkM/2+i所对应的DAC输入减小2i-1，进入步骤(10)；
(10)、重复步骤(7)～步骤(10)，直到i等于零。
DAC对延迟单元的调整如图7所示，通过改变电流701和702，实现对输出电容充电电流的调整，从而改变延迟单元的延迟。由于该系统要求时钟误差小于200fs，若选择DAC一个LSB所代表的延迟调整量为50fs，因为每组的DAC输入是互补的，Di与DM/2-1互补，也就是通过增大一个延迟单元的延迟和减小一个延迟单元的延迟来实现两相位时钟误差的减小，那么按180°的相位差两两分组的每组时钟的误差就控制在100fs内，可调整的时钟偏移误差跟DAC的范围相关，5bit DAC对应3.2ps的偏移误差调整量。
6、分频模块206
利用可变延时线模块204中的DLL可变延迟线可以很方便的产生多相位时钟信号，但是对于需要实现大量频率不是很高的多相位时钟时，如果仅仅依靠压控延迟单元来实现多相位时钟，功耗将变的很大，因为单个相位的时钟频率不高，也就是可变延迟线的延迟较大，而在给定的时钟误差精度要求下，功耗是跟整个延迟线延时的平方成正比的。例如64个250MHz多相位时钟(可以实现16GSPS的采样率)，可以通过输入时钟为250MHz的64级延迟的DLL来实现，但如果采用1GHz输入时钟，16级延迟的DLL(同样实现16GSPS的采样率)，可以将功耗减为前者的1/16，但需要进一步分频产生所需要的64相位，也需要进一步对分频多相位电路进行校准。
针对于超高速时间交织ADC，将产生的多相位时钟进一步二分频产生更多相位时钟。主要思路是针对产生的每一对成180°相位差的差分时钟信号CK_0°和CK_180°，作为触发器的钟控信号，进行二分频和取反，然后再利用该对差分时钟信号分别对二分频和取反信号进行采样同步，最后在时间交织ADC多相位采样开关处进一步分别用或门同步差分时钟信号和产生的二分频信号两者的上升沿。
由于分频电路也不可能做到完全匹配，分频输出的多相位之间也会存在偏移误差，当作为时间交织ADC的采保电路的采样时钟时，考虑的仅仅是各相位时钟沿的匹配无偏移，对占空比要求不高，因此，在采保电路处，可以进一步分别将CK_0°和CK_0°/2，！CK_0°/2(CK_180°和CK_180°/2，！CK_180°/2)进行或运算，对时钟沿进行对齐，波形示意图见图12。虽然可以进一步分频得到更多的相位，但无法再用此方法进行精准的采样时钟沿对齐，而需要单独的校准电路进行时钟偏移误差校准。
本发明提供的时钟电路可以经过M级延迟的DLL实现M个具有相等相位差的高速时钟信号(频率跟输入时钟频率相等)，还可以进一步通过N分频电路实现N*M个具有相等相位差时钟信号(频率为输入时钟频率的1/N)，主校准电路和分频电路的校准电路将保证相位偏移误差在控制的范围内，可应用于10GSPS以上采样率ADC的时钟系统，为下一步研制更高采样率更高性能的ADC提供技术支撑。
综上所述，本发明提出了一种多相位时钟信号匹配校准技术，该匹配校准技术的应用可以使得在进行超高速低抖动多相位时钟系统设计时，可以着重提高时钟匹配和相位通道数，打破器件匹配以及各种噪声对系统性能的限制。
需要说明的是，虽然本发明的具体实施方式中对所涉及的具体时钟电路及组成模块进行了描述，但对这些具体电路所进行的描述仅是用来说明本发明的内容。在不脱离本发明原理的前提下，还可以对本发明的实例做出各种有效的变化和修改，但其变型都将落在本发明权利要求范围内。因此本发明是广泛的。
本发明未尽事宜属于本领域公知技术。

Claims (5)

1.一种超高速低抖动多相位时钟电路，其特征在于：包括输入时钟恢复与占空比调整模块(201)、鉴相器模块(202)、电荷泵及环路滤波器模块(203)、可变延时线模块(204)、时钟偏移误差校准模块(205)，分频模块(206)；其中：
输入时钟恢复与占空比调整模块(201)，用于将外部输入的差分时钟信号进行差分放大，并转换成单端时钟信号，根据外部输入的占空比控制信号调整单端时钟信号的占空比，得到参考时钟信号，并将其输出至鉴相器模块(202)和可变延时线模块(204)；
鉴相器模块(202)，接收参考时钟信号和可变延时线模块(204)输出的反馈时钟，检测参考时钟和反馈时钟之间的相位差，得到相位差信号，并将相位差信号输出至电荷泵及环路滤波器模块(203)；
电荷泵及环路滤波器模块(203)，对相位差信号进行积分滤波，得到可变延时控制信号输出至可变延时线模块(204)；
可变延时线模块(204)，由M个相同的延时单元串联连接而成，M取偶数，参考时钟信号作为第一级延时单元的输入，前一级的延时单元的输出作为后一级延时单元的输入，每个延时单元在可变延时控制信号和相应的校准控制信号控制下，对输入时钟信号进行延迟，输出M个等相位差的时钟信号CK1，CK2，…，CKM至时钟偏移误差校准模块(205)；同时，第M级延时单元的输出信号CKM作为反馈时钟输出至鉴相器模块(202)；
时钟偏移误差校准模块(205)，初始化校准控制电压，接收可变延时线模块204输出的M个等相位差的多相位时钟信号CK1，CK2，…，CKM，将产生的多相位时钟信号按180°的相位差两两分成一组，检测每组的跳变沿之间的相位误差，根据同一组时钟信号之间是超前或延迟信息，按照约定的步长，双向调整校准控制电压，输出至可变延时线模块(204)中相应的延时单元；
所述时钟偏移误差校准模块(205)包括相位误差转换电路阵列(901)、校准控制逻辑(902)以及校准DAC阵列(903)，其中
相位误差转换电路阵列(901)，比较可变延时线模块(204)输出的每一对相位相差180°的时钟信号Cki，CkM/2+i的相位差，i为整数，i＝1～M/2，判断并标识Cki上升沿超前还是滞后于CkM/2+i下降沿，并将结果输出至校准控制逻辑902；
校准控制逻辑(902)，根据Cki上升沿超前或者滞后于CkM/2+i下降沿的判断结果，采用逐次逼近方法，按照约定的步长，双向调整校准控制电压值，输出至DAC阵列(903)；
校准DAC阵列(903)，包括M个DAC，每个DAC将输入转换成电压信号输出至可变延时线模块(204)相应的延时单元中，用于控制该延时单元输出的信号Ckj，j＝1～M的延时；
所述校准控制逻辑(902)对于每一对相位差为180°的时钟信号Cki,CkM/2+i,i为1～M/2中任一个值，校准控制流程如下：
(1)、初始化i为DAC的位数；
(2)、判断Cki的上升沿超前还是滞后于CkM/2+i的下降沿，当Cki的上升沿超前于CkM/2+i的下降时，转入步骤(3)；当Cki的上升沿滞后于CkM/2+i的下降时，转入步骤(7)；
(3)、将Cki所对应的DAC输入增大2i-1，同时，将CkM/2+i所对应的DAC输入减小2i-1；
(4)、采用i-1更新i，判断Cki的上升沿与CkM/2+i的下降沿超前与滞后关系发生了反转，如果未翻转，则重复步骤(3)～步骤(4)，否则进入步骤(5)；
(5)、将Cki所对应的DAC输入减小2i-1，同时，将CkM/2+i所对应的DAC输入增大2i-1，之后，进入步骤(6)；
(6)、重复步骤(4)～步骤(6)，直到i等于零；
(7)、将Cki所对应的DAC输入减小2i-1，同时，将CkM/2+i所对应的DAC输入增大2i-1，进入步骤(8)；
(8)、采用i-1更新i，判断Cki的上升沿与CkM/2+i的下降沿超前与滞后关系发生了反转，如果未翻转，则重复步骤(7)和步骤(8)，否则进入步骤(9)；
(9)、将Cki所对应的DAC输入增大2i-1，同时，将CkM/2+i所对应的DAC输入减小2i-1，进入步骤(10)；
(10)、重复步骤(7)～步骤(10)，直到i等于零。
2.根据权利要求1所述的一种超高速低抖动多相位时钟电路，其特征在于还包括分频模块206，所述分频模块将可变延时线模块204输出的M个等相位差的多相位时钟信号CK1，CK2，…，CKM进行二分频得到2M个相位的多相位时钟信号。
3.根据权利要求1所述的一种超高速低抖动多相位时钟电路，其特征在于所述鉴相器模块为三输入动态鉴相器。
4.根据权利要求1所述的一种超高速低抖动多相位时钟电路，其特征在于所述延时单元由串联连接的两个电流受限型反相器组成。
5.根据权利要求4所述的一种超高速低抖动多相位时钟电路，其特征在于所述电流受限型反相器包括MOS管M1c、M2c、M3c、M4c、M5c、M6c，输入信号端连接M1c和M2c的栅极，M1c和M2c的漏极连接输出信号端，M1c的源极接M3c和M5c的漏极，M2c的源极接M4c和M6c的漏极，M3c的栅极接Vctrl+，M4c的栅极接Vctrl-，M5c的栅极和M6c的栅极连接校准控制信号的差分输出端，M3c的源极和M5c的源极接VDD，M4c的源极和M6c的源极接地。
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