CN104821822A - 从前向时钟信号产生本地时钟信号的电路及显示器 - Google Patents

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Abstract

从前向时钟信号产生本地时钟信号的电路及显示器。一种形成为倍增延迟线环路(MDLL)和锁相环路(PLL)的混合体的用于产生时钟信号的电路。在一个实施例中，反相延迟复用器的链连接成能够作为环形振荡器工作的环形构造，环形中的第一延迟复用器被配置为当在前向时钟输入端接收到边沿(上升沿或者下降沿)时用馈入时钟信号代替由环形晶体管产生的反馈时钟。第一延迟复用器还可被配置为在反馈时钟的相位与馈入时钟的相位之间进行插值。插值可基于晶体管沟道宽度和控制信号的值，且产生介于MDLL的行为和PLL的行为中间的行为。

Description

从前向时钟信号产生本地时钟信号的电路及显示器
本申请要求于2014年1月31日提交的第61/934,641号和于2015年1月9日提交的第14/593,977号US临时申请的优先权和权益，所述临时申请的全部内容通过引用合并于此。
技术领域
根据本发明的一个或更多个方面涉及用于在电路之间传输数字数据的系统，更具体地讲，涉及用于在这种系统中从前向时钟产生本地时钟的电路。
背景技术
对于从低频前向时钟形成高频本地时钟，例如，当在接收的数据和前向时钟的相位之间存在显著的无关抖动时，锁相环路(PLL)可比倍增延迟线环路(MDLL)提供更好的抖动滤波。然而，与PLL相比，MDLL可使用前向时钟提供对于数据传输系统更好的抖动跟踪。在现有技术的MDLL中，与延迟线环路(DLL)类似，前向时钟的上升沿被直接馈送到延迟线中。这具有如下优点：由于DLL在抖动中是全通的，因此MDLL可跟踪所有相关抖动。然而，现有技术的MDLL具有的缺点在于：前端选择复用器可具有与跟随前端选择复用器的延迟链中的延迟元件不同的传播延迟，导致前端选择复用器的输出和后续延迟元件的输出的不均一的输出相位。此不均一的延迟可对使用前端选择复用器和后续延迟元件的输出信号的相位插值器的输出相位造成差错。此外，在现有技术的MDLL中，仅上升沿被馈送到延迟线中，这引起M周期累积抖动。
因此，存在对提供均一的输出相位并减小累积抖动的倍增延迟线环路设计的需求。
发明内容
本发明的实施例的各方面在于提供一种形成为倍增延迟锁定环路(MDLL)和锁相环路(PLL)的混合体的用于产生时钟信号的电路。反相延迟复用器的链连接成能够作为环形振荡器工作的环形构造，环形中的第一延迟复用器被配置为当在前向时钟输入端接收到边沿(上升沿或者下降沿)时用馈入时钟信号代替由环形振荡器产生的反馈时钟。使用前向时钟的两个时钟边沿来校正本地时钟的相位，可将累积抖动减小一半。第一延迟复用器还可被配置为在反馈时钟的相位和馈入时钟的相位之间进行插值。插值可基于晶体管沟道宽度和控制信号的值，产生介于MDLL的行为和PLL的行为之间的行为。
根据本发明的实施例，提供了一种从前向时钟信号产生本地时钟信号的电路，所述电路包括：多个延迟复用器，连接成环形以产生本地时钟信号；传播延迟控制电路，调整所述多个延迟复用器中的每个延迟复用器的传播延迟。
在实施例中，所述多个延迟复用器中的第一延迟复用器包括反馈时钟输入端、馈入时钟输入端和使能输入端，第一延迟复用器根据在使能输入端接收到的值输出：在所述反馈时钟输入端从所述多个延迟复用器的最后一个延迟复用器接收到的反馈时钟信号的反相信号，或者在所述馈入时钟输入端接收到的具有以基本固定的延迟跟随前向时钟信号的边沿的触发沿的馈入时钟信号的反相信号。
在一个实施例中，所述多个延迟复用器中的除了第一延迟复用器之外的剩余延迟复用器中的每个延迟复用器包括反馈时钟输入端并且被配置为输出在反馈时钟输入端从所述剩余延迟复用器中的前一延迟复用器接收到的信号的反相信号。
在一个实施例中，所述电路包括：脉冲发生器，脉冲发生器包括第一脉冲发生器输出端和第二脉冲发生器输出端，脉冲发生器在所述前向时钟信号的每个上升沿之后在第一脉冲发生器输出端产生具有以基本固定的延迟跟随前向时钟信号的上升沿的所述触发沿的所述馈入时钟信号。
在一个实施例中，所述脉冲发生器在所述前向时钟信号的每个上升沿之后在所述第一脉冲发生器输出端产生具有以基本固定的延迟跟随所述前向时钟信号的上升沿的上升沿的馈入时钟信号。
在一个实施例中，所述脉冲发生器在所述前向时钟信号的每个下降沿之后在所述第一脉冲发生器输出端产生具有以基本固定的延迟跟随前向时钟信号的下降沿的触发沿的馈入时钟信号。
在一个实施例中，所述脉冲发生器在所述第二脉冲发生器输出端产生使能信号，其中，该使能信号在与所述馈入时钟信号的所述触发沿重叠的时间间隔期间具有使能电平。
在一个实施例中，所述第一脉冲发生器输出端连接到所述馈入时钟输入端，所述第二脉冲发生器输出端连接到所述使能输入端。
在一个实施例中，所述传播延迟控制电路包括：相位检测器，测量所述馈入时钟信号与分频器的输出之间的相位差，其中，所述分频器的输入端连接到所述第一延迟复用器的所述反馈时钟输入端。
在一个实施例中，所述传播延迟控制电路还包括与所述相位检测器连接的电荷泵以及与所述电荷泵连接的滤波器。
在一个实施例中，脉冲发生器包括：第一延迟元件，接收所述前向时钟信号；第二延迟元件，接收所述第一延迟元件的输出；第一异或(XOR)电路，接收所述前向时钟信号和所述第二延迟元件的输出；第二XOR电路，接收所述第一延迟元件的输出和所述第二延迟元件的输出。
在一个实施例中，所述电路包括：四个晶体管，被配置为具有数据输入端、差分使能输入端和数据输出端的三态反相器。
在一个实施例中，所述电路包括：第一互补对晶体管；第二互补对体管，第一互补对晶体管和第二互补对晶体管中的每个互补对包括：N沟道金属氧化物半导体(NMOS)晶体管；p沟道金属氧化物半导体(PMOS)晶体管，第一互补对晶体管的栅极形成差分使能输入端，第二互补对晶体管的栅极连接在一起以形成数据输入端，并且串行组合的中央节点形成数据输出端。
在一个实施例中，第一分支和第二分支中的每个分支还包括互补对的电流控制晶体管。
在一个实施例中，所述电路包括：第三分支，第三分支包括四个晶体管以实现具有数据输入端、差分使能输入端和数据输出端的三态反相器。
在一个实施例中，第一分支、第二分支和第三分支中的每个分支还包括互补对的电流控制晶体管。
在一个实施例中，第一分支的互补对的电流控制晶体管中的每个晶体管以及第二分支的互补对的电流控制晶体管中的每个晶体管是具有可调整有效沟道宽度的复合晶体管。
在一个实施例中，所述多个延迟复用器中的每个延迟复用器包括：第一反相器；第二反相器；第一开关；第二开关，第一反相器和第二反相器中的每个反相器具有可控制的传播延迟，第一反相器的输出端通过第一开关连接到延迟复用器的输出端，第二反相器的输出端通过第二开关连接到延迟复用器的输出端。
在一个实施例中，显示器包括：时序控制器；驱动器集成电路(IC)；串行数据链路，将时序控制器和驱动器IC连接，驱动器IC包括产生本地时钟信号的电路。
在一个实施例中，所述显示器是有机发光二极管(OLED)显示器或液晶显示器(LCD)。
根据本发明的实施例，提供了一种显示器，包括：时序控制器；驱动器集成电路(IC)；串行数据链路，将时序控制器和驱动器IC连接，驱动器IC包括从前向时钟信号产生本地时钟信号的电路，所述电路包括：多个延迟复用器，连接成环形以产生本地时钟信号；传播延迟控制电路，调整所述多个延迟复用器中的每个延迟复用器的传播延迟，其中，所述多个延迟复用器中的第一延迟复用器包括反馈时钟输入端、馈入时钟输入端以及使能输入端，第一延迟复用器根据在使能输入端接收的值而输出：在反馈时钟输入端从所述多个延迟复用器的最后一个延迟复用器接收到的反馈时钟信号的反相信号，或在馈入时钟输入端接收的具有以基本上固定的延迟跟随前向时钟信号的边沿的触发沿的馈入时钟信号的反相信号。
附图说明
结合附图来描述特征、方面和实施例，其中：
图1是根据本发明的实施例的倍增延迟线环路(MDLL)锁相环路(PLL)混合设计的框图；
图2是示出根据本发明的实施例的脉冲发生器的操作的时序图；
图3是根据本发明的实施例的带有可调整的传播延迟和插值的复用器的电路图；
图4是根据本发明的另一实施例的带有可调整的传播延迟的复用器的电路图；
图5是根据本发明的实施例的带有内部高速串行连接和倍增延迟线环路/锁相环路(MDLL/PLL)混合设计的显示器。
具体实施方式
以下结合附图阐述的具体实施方式意图作为根据本发明提供的具有均一分布的输出相位的倍增延迟线环路/锁相环路(MDLL/PLL)混合设计的示例性实施例的描述，而不意图仅表示可构建或利用本发明的形式。说明书结合示出的实施例阐述了本发明的特征。然而，应理解，不同的实施例可实现相同或等同功能和结构，其中，不同的实施例还意图包括在本发明的精神和范围内。
如在本文别处所表示的，相同的标号意图指示相同的元件或特征。当诸如“……中的至少一个”的表述在一列元素之后时，该表述修饰所列出的全部元素而非修饰所列出元素中的单个元素。应该理解的是，尽管在本文中可使用术语“第一”、“第二”、“第三”等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分并不受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离本发明构思的精神和范围的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制本发明构思。如本文所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或其组合。如本文所使用的，术语“和/或”包括一个或更多个相关所列术语的任意或所有组合。当诸如“……中的至少一个”的表述在一列元素之后时，该表述修饰所列出全部元素而非修饰所列出元素中的单个元素。此外，当描述本发明构思的实施例时的“可”的使用是指“本发明的一个或更多个实施例”。另外，术语“示例性”意图表示示例或例证。
应该理解的是，当元件或层被称作在另一元件或层“上”，“连接到”另一元件或层、“耦接到”另一元件或层或与另一元件或层“相邻”时，该元件或层可以直接在另一元件或层上、直接连接到另一元件或层、直接耦接到另一元件或层或直接与另一元件或层相邻，或者也可以存在一个或更多个中间元件或中间层。相反，当元件或层被称作“直接”在另一元件或层“上”、“直接连接到”另一元件或层、“直接耦接到”另一元件或层或与另一元件或层“紧紧相邻”时，不存在中间元件或中间层。
参照图1，在一个实施例中，倍增延迟线环路(MDLL)电路包括具有可调节的传播延迟的反相复用器110的链或环形连接的“延迟复用器”，即，使得每个延迟复用器110的输出端连接到另一延迟复用器110的输入端。多个延迟复用器110被设计为基本上类似。多个延迟复用器110中的一个(在本文中被称为第一延迟复用器110)在被标记为“CKFIEN”的其使能输入被激活时，输出在被标记为“CKFI”的第一数据输入端接收到的信号的反相信号；否则，延迟复用器110输出在被标记为“CKFB”的第二数据输入端接收到的信号的反相信号。其余延迟复用器110与失活的使能输入以线连接，使得其余延迟复用器110中的每个简单地输出在其第二数据输入端CKFB接收到的信号的反相信号。最后的延迟复用器110的输出端连接回第一延迟复用器110的第二数据输入端CKFB。奇数数量的延迟复用器110可被利用，使得在CKFIEN没有生效时延迟复用器110的链形成环形振荡器，或者附加反相器115(在图1的虚线中显示)可被使用。如果时钟信号是差分信号，则可简单地通过将延迟复用器的输出端和后续延迟复用器的输入端之间的一对差分时钟线交叉连接来实现这种附加反相。环形振荡器产生前向时钟FCK的频率的M倍的被称为反馈时钟CKFB的时钟信号。
当边沿到达前向时钟信号FCK时，脉冲发生器120产生脉冲，其中，该脉冲被施加到第一延迟复用器110的使能输入端。其结果是，在脉冲时间期间使能输入被激活，并且在此时间期间，第一延迟复用器110用(也由脉冲发生器120产生的)信号CKFI的上升沿代替反馈时钟CKFB的一个边沿，将相位改正提供给环形振荡器。从前向时钟信号FCK的所述边沿得到CKFI。
当在前向时钟FCK中出现边沿(上升沿或下降沿)时，所述边沿可被脉冲发生器120接收，其中，脉冲发生器120响应于所述边沿而产生两个脉冲。被称为馈入时钟脉冲CKFI的第一脉冲在第一脉冲发生器输出端被输出，并且具有延迟td。被称为馈入时钟使能脉冲CKFIEN的第二脉冲在第二脉冲发生器输出端输出并且具有延迟2td。可能已经由于通过信道传输而减弱的前向时钟首先被缓冲器125缓冲以形成缓冲的前向时钟信号CKR。随后由延迟电路和异或(XOR)电路的组合来形成所述两个脉冲。
具有延迟td的第一延迟电路127接收缓冲的前向时钟信号CKR，并形成第一延迟的前向时钟信号CKR1。此信号可通过也具有延迟td的第二延迟电路128被进一步延迟，以形成第二延迟的前向时钟信号CKR2。第一延迟电路127和第二延迟电路128可被形成为缓冲器、反相器或其他延迟产生电路的链。第一延迟的前向时钟信号CKR1和第二延迟的前向时钟信号CKR2的XOR随后形成馈入时钟脉冲CKFI脉冲信号。因此，馈入时钟CKFI的上升沿以基本上固定的传播延迟跟随前向时钟FCK的每个上升沿。类似地，馈入时钟CKFI的下降沿以基本上固定的传播延迟跟随前向时钟FCK的每个下降沿。缓冲的前向时钟信号CKR和第二延迟的前向时钟信号CKR2的XOR形成馈入时钟使能脉冲CKFIEN。使用前向时钟的两个时钟边沿来纠正本地时钟的相位，可将累积的抖动减少一半。
图2显示用于脉冲发生器的时序图。前向时钟FCK是方波，并且相对于前向时钟FCK，第一延迟的前向时钟信号CKR1具有基本上相同的波形但是延迟了td，第二延迟的前向时钟信号CKR2也具有基本上相同的波形并且延迟了2td。馈入时钟使能脉冲CKFIEN是(作为通过XOR电路的传播延迟的结果而)延迟的信号，其中，当缓冲的前向时钟信号CKR和第二延迟的前向时钟信号CKR2处于不同逻辑电平时该延迟的信号是高电平。类似地，馈入时钟脉冲CKFI是(作为通过XOR电路的传播延迟的结果而)延迟的信号，其中，当第一延迟的前向时钟信号CKR1和第二延迟的前向时钟信号CKR2处于不同逻辑电平时，该延迟的信号具有高电平。尽管第一延迟电路127和第二延迟电路128被示出为提供相同的延迟，但是在其他实施例中由这两个电路提供的延迟可以不同。
再次参照图1，当边沿到达前向时钟FCK时，馈入时钟使能脉冲CKFIEN被施加到第一延迟复用器110的使能输入端，使得馈入时钟脉冲CKFI的后续上升沿代替反馈时钟CKFB的上升沿。馈入时钟脉冲CKFI的上升沿在这里被称为馈入时钟脉冲CKFI的“触发”边沿，这是因为该边沿修改反馈时钟的相位。
CKFI信号和反馈时钟CKFB被提供到控制环形振荡器的相位的传播延迟控制电路140。在传播延迟控制电路140中，在相位检测器PD中，将馈入时钟脉冲CKFI与通过将反馈时钟CKFB除以M形成的信号进行比较；比较结果被馈送到电荷泵CP并被滤波器滤波以形成传播延迟控制电路140的输出VCTRL。此输出连接到每个延迟复用器110上的延迟控制输入。环形振荡器相位控制电路的效果在于：当经划分的反馈时钟CKFB的边沿领先馈入时钟脉冲CKFI的边沿时，增加每个延迟复用器110的传播延迟，从而减小反馈时钟CKFB的相位；而当馈入时钟脉冲CKFI的边沿领先被划分的反馈时钟CKFB的边沿时，减小每个延迟复用器110的传播延迟，从而增加反馈时钟CKFB的相位。电荷泵CP可产生与由相位检测器PD测量的相位差成比例的电流，并且滤波器可提供用于这些组件的控制环路的环路成形的函数，在环形振荡器周围形成这些组件。可通过合适地选择传播延迟控制电路140中的相位检测器、电荷泵和滤波器的增益来控制频率控制环路的带宽。
在其他实施例中，可反转各种信号的逻辑电平。例如，馈入时钟脉冲CKFI可由信号中的逻辑低的短脉冲组成(该信号在其他处处于逻辑高电平)，并且馈入时钟脉冲CKFI的下降沿可以是触发沿。在一个实施例中，延迟复用器110可成对地组合以形成非反相复合延迟复用器，并且复合延迟复用器的输出(即，由每隔一个的延迟复用器110的输出构成的输出)被发送到后续的相位插值器。
参照图3，在一个实施例中，延迟复用器110包括三个分支310、320、330，每个分支连接在正电源电压和地之间。每个分支包括六个金属氧化物半导体场效应晶体管(MOSFET)。三个p沟道MOSFET或“PMOS”晶体管从正电源电压串联连接到中央节点347。三个串联连接的n沟道MOSFET或“NMOS”晶体管从中央节点串联到地。每个分支中的六个MOSFET形成三个互补对：包括PMOS晶体管341和NMOS晶体管344的第一互补对、包括PMOS晶体管342和NMOS晶体管345的第二互补对以及包括PMOS晶体管343和NMOS晶体管346的第三互补对。
当延迟复用器110的每个分支中的第三晶体管互补对中的两个晶体管都被导通时，延迟复用器110的操作可被理解为如下。三个分支310、320、330中的每个分支用作三态反相器，三态反相器具有数据输入端、可以是差分输入的使能输入端以及作为中央节点347的数据输出端。例如，在第三分支330中，第一对MOSFET 341、344由差分使能信号(该差分使能信号由BaseEN和其互补BaseENB组成)控制，第二对MOSFET 342、345由数据信号CKFB控制。如果使能信号是高(其补信号是低)，则此分支的输出是数据信号CKFB的反相信号。反相器350被显示为从信号BaseEN形成信号BaseENB；此反相器被示出为主要显示BaseEN与其补BaseENB之间的反相关系，在其他实施例中，这两个信号反而可同时(例如基本上同时地)产生作为另一电路的互补输出。
类似地，如果第一分支310的使能输入CKFIENB是高而其补CKFIEN是低，则第一分支310的输出是其数据输入CKFB的反相信号。如果第二分支的使能输入CKFIEN是高而其补CKFIENB是低，则第二分支320的输出是其数据输入CKFI的反相信号。因此，信号CKFIEN和其补信号CKFIENB选择第一分支310还是第二分支320被激活；当CKFIEN被激活时，第二分支320被激活并且馈入时钟信号CKFI代替反馈时钟信号CKFB。
利用第一延迟复用器110来选择馈入时钟信号CKFI何时代替反馈时钟信号CKFB。通过使第一延迟复用器的第三分支使能信号BaseEN被激活(例如，将BaseEN设置为高并且将其补BaseENB设置为低)，第一延迟复用器110也可被用于在两个时钟信号之间进行插值。在这种情况下，如果CKFIEN被激活，则第二分支320和第三分支330的输出均对延迟复用器110的输出360起作用，而如果CKFIEN被失活，则第一分支310和第三分支330的输出均对延迟复用器110的输出360起作用。换句话说，当BaseEN未被激活时，如果CKFIEN被激活，则第一延迟复用器的输出360仅携带由馈入时钟信号CKFI控制的电流，而如果CKFIEN被失活，则第一延迟复用器的输出360仅携带由反馈时钟信号CKFB控制的电流。换句话说，当BaseEN被激活时，第一延迟复用器的输出360携带第三分支330中由反馈时钟信号CKFB控制的附加电流，而不管CKFIEN是否生效。
图1的电路中的除第一延迟复用器之外的每个延迟复用器110被配置为用作在其CKFB输入端接收的信号的反相器。这通过在连接第一分支310的使能输入以启动第一分支310的同时连接第二分支320的使能输入以禁止第二分支320并且将CKFI输入接地来实现。
反相器355被显示为从信号CKFIEN形成信号CKFIENB；此反相器355被示出主要用于显示CKFIEN和其补CKFIENB之间的反相关系。在其他实施例中，这两个信号反而可被同时(例如基本上同时)产生作为另一电路的互补输出。因此，如信号CKFIEN的例证，图1中显示为单线的连接可表示多于一个的导体携带例如由信号和其补组成的差分信号。如在这里所使用的术语“输入端”和“输出端”可指携带被表示为相对于地的电压的信号的单个导体或指携带互补信号的一对导体。
在图3的实施例中，第一对MOSFET 341、344最接近于中央节点347，而此对MOSFET的位置不限于此位置，并且三个分支310、320、330中的任何分支的上半部分中的PMOS晶体管可以以不同的顺序被排列，而三个分支310、320、330中的任何分支的下半部分中的NMOS晶体管也可以以不同的顺序被排列。
可在设计时通过选择在延迟复用器110的第一分支310和第二分支320中的第三对晶体管343、346的晶体管的沟道宽度来调整当BaseEN被激活时起作用的两个分支的相对作用。当第三分支330的第三对晶体管343、346的晶体管明显大于(即，具有明显较大的沟道宽度)另外两个分支310、320中的第三对晶体管343、346的晶体管并且BaseEN被激活时，则图1的电路近似于锁相环路(PLL)的电路。相反，如果第一分支310和第二分支320中的第三对晶体管343、346的晶体管明显大于第三分支330的晶体管，或者如果BaseEN被失效时，则图1的电路近似于(或者大约是)MDLL的电路。在整个缺少第三分支330的实施例中，图1的电路是具有均一分布的输出相位的MDLL。穿过第一分支310和第二分支320的第三对晶体管343、346而绘制的斜箭头指示：设计具有用于实现馈入时钟CKFI和反馈时钟CKFB之间的期望级别的插值而选择的晶体管沟道宽度的电路的可能性。以这种方式，电路可被调整以提供PLL的优点和MDLL的优点之间的折衷，例如，具有在采用前向时钟存在明显的数据相关抖动时将展现的比PLL好的抖动跟踪、或者在采用前向时钟存在明显的数据独立抖动时将展现的比MDLL好的抖动滤波。
控制电压VCTRLP和VCTRLN分别被施加到三个分支310、320、330中的每个分支中的第三对晶体管343、346的PMOS晶体管和NMOS晶体管。这些晶体管被配置为用作通过延迟复用器110控制传播延迟的连续可变的电流控制晶体管。电压VCTRLN越低且电压VCTRLP越高，则传播延迟越长。VCTRLN和VCTRLP控制这些晶体管限制三个分支中的电流的程度以及延迟复用器110的输出端的电压的改变率，从而调整后续延迟复用器110的传播延迟。因此，输入VCTRLN和VCTRLP可被用作传播延迟控制电路140的输出可连接到的延迟控制输入。
在一个实施例中，第三对晶体管343、346的晶体管可以是具有在制造之后(例如，在运行时间)可调整的有效沟道宽度的复合晶体管。例如这种复合晶体管可被形成为电流控制晶体管的阵列，每个电流控制晶体管与开关晶体管串行连接。每个串联组合随后被并行连接。复合晶体管的有效沟道宽度随后成为被启用的阵列中的电流控制晶体管的沟道宽度的总和(作为被接通的它们的各开关晶体管的结果)。
参照图4，在另一实施例中，用两个反相器410、420来实现延迟复用器110，每个反相器具有由控制电压VCTRLN和VCTRLP控制的传播延迟，使用由馈入时钟使能信号CKFIEN信号和其补CKFIENB控制的一对开关430、440来从两个反相器的输出选择延迟复用器的输出。反相器355被显示为从信号CKFIEN形成信号CKFIENB；此反相器被示出为主要显示CKFIEN和其补CKFIENB之间的反相关系，并且在其他实施例中，这两个信号反而可被同时(例如，基本上同时)产生而作为另一电路的互补输出。
参照图5，在一个实施例中，显示器500包括时序控制器510和驱动器集成电路(IC)520，并且时序控制器510被配置为将数据通道530上的高速串行数据与时钟通道540上的伴随的前向时钟发送到驱动器IC 520。前向时钟是降低频率时钟，驱动器IC使用根据本发明的实施例构建的MDLL/PLL电路550来产生内部高速时钟。这里，在本发明的实施例中，显示器是有机发光二极管(OLED)显示器或液晶显示器(LCD)。
尽管在本文中已经具体描述和示出了具有均一分布的输出相位的MDLL/PLL混合设计的有限实施例，但是许多改变和修改对本领域技术人员将是清楚的。因此，应理解，根据本发明的原理采用的具有均一分布的输出相位的MDLL/PLL混合设计除了如本文中具体描述之外也可被实施。另外由权利要求及其等同形式来限定本发明。

Claims (21)

1.一种从前向时钟信号产生本地时钟信号的电路，所述电路包括：
多个延迟复用器，连接成环形以产生所述本地时钟信号；
传播延迟控制电路，调节所述多个延迟复用器中的每个延迟复用器的传播延迟。
2.如权利要求1所述的电路，其中，所述多个延迟复用器中的第一延迟复用器包括反馈时钟输入端、馈入时钟输入端和使能输入端，所述第一延迟复用器根据在所述使能输入端接收到的值而输出：
在所述反馈时钟输入端从所述多个延迟复用器的最后一个延迟复用器接收到的反馈时钟信号的反相信号，或者
在所述馈入时钟输入端接收到的具有以基本固定的延迟跟随所述前向时钟信号的边沿的触发沿的馈入时钟信号的反相信号。
3.如权利要求2所述的电路，其中，所述多个延迟复用器中的除了第一延迟复用器之外的剩余延迟复用器中的每个延迟复用器包括反馈时钟输入端并且被配置为输出在反馈时钟输入端从所述剩余延迟复用器中的前一延迟复用器接收到的信号的反相信号。
4.如权利要求3所述的电路，还包括：脉冲发生器，脉冲发生器包括第一脉冲发生器输出端和第二脉冲发生器输出端，脉冲发生器在所述前向时钟信号的每个上升沿之后在第一脉冲发生器输出端产生具有以基本固定的延迟跟随所述前向时钟信号的上升沿的所述触发沿的所述馈入时钟信号。
5.如权利要求4所述的电路，其中，所述脉冲发生器在所述前向时钟信号的每个上升沿之后在所述第一脉冲发生器输出端产生具有以基本固定的延迟跟随所述前向时钟信号的上升沿的上升沿的馈入时钟信号。
6.如权利要求4所述的电路，其中，所述脉冲发生器在所述前向时钟信号的每个下降沿之后在所述第一脉冲发生器输出端产生具有以基本固定的延迟跟随所述前向时钟信号的下降沿的触发沿的馈入时钟信号。
7.如权利要求4所述的电路，其中，所述脉冲发生器在所述第二脉冲发生器输出端产生使能信号，其中，该使能信号在与所述馈入时钟信号的所述触发沿重叠的时间间隔期间具有使能电平。
8.如权利要求7所述的电路，其中，所述第一脉冲发生器输出端连接到所述馈入时钟输入端，所述第二脉冲发生器输出端连接到所述使能输入端。
9.如权利要求8所述的电路，其中，所述传播延迟控制电路包括：相位检测器，测量所述馈入时钟信号与分频器的输出之间的相位差，其中，所述分频器的输入端连接到所述第一延迟复用器的所述反馈时钟输入端。
10.如权利要求9所述的电路，其中，所述传播延迟控制电路还包括与所述相位检测器连接的电荷泵以及与所述电荷泵连接的滤波器。
11.如权利要求4所述的电路，其中，脉冲发生器包括：
第一延迟元件，接收所述前向时钟信号；
第二延迟元件，接收所述第一延迟元件的输出；
第一异或电路，接收所述前向时钟信号和所述第二延迟元件的输出；
第二异或电路，接收所述第一延迟元件的输出和所述第二延迟元件的输出。
12.如权利要求1所述的电路，其中，所述多个延迟复用器中的每个延迟复用器包括第一分支和第二分支，所述第一分支和所述第二分支中的每个分支包括四个晶体管，其中，所述四个晶体管被配置为实现具有数据输入端、差分使能输入端和数据输出端的三态反相器。
13.如权利要求12所述的电路，其中，所述第一分支和所述第二分支中的每个分支包括四个晶体管的串联组合，所述串联组合包括：
第一互补对晶体管；
第二互补对晶体管，
所述第一互补对晶体管和所述第二互补对晶体管中的每个互补对包括：
NMOS晶体管；
PMOS晶体管，
所述第一互补对晶体管的栅极形成差分使能输入端，所述第二互补对晶体管的栅极连接在一起以形成所述数据输入端，并且所述串联组合的中央节点形成所述数据输出端。
14.如权利要求12所述的电路，其中，所述第一分支和所述第二分支中的每个分支还包括互补对的电流控制晶体管。
15.如权利要求12所述的电路，还包括：第三分支，所述第三分支包括四个晶体管以实现具有数据输入端、差分使能输入端和数据输出端的三态反相器。
16.如权利要求15所述的电路，其中，所述第一分支、所述第二分支和所述第三分支中的每个分支还包括互补对的电流控制晶体管。
17.如权利要求16所述的电路，其中，所述第一分支的互补对的电流控制晶体管中的每个晶体管以及所述第二分支的互补对的电流控制晶体管中的每个晶体管是具有可调整的有效沟道宽度的复合晶体管。
18.如权利要求1所述的电路，其中，所述多个延迟复用器中的每个延迟复用器包括：
第一反相器；
第二反相器；
第一开关；
第二开关，
所述第一反相器和所述第二反相器中的每个反相器具有可控制的传播延迟，
所述第一反相器的输出端通过所述第一开关连接到延迟复用器的输出端，
所述第二反相器的输出端通过所述第二开关连接到延迟复用器的输出端。
19.一种显示器，包括：
时序控制器；
驱动器集成电路；
串行数据链路，将时序控制器和驱动器集成电路连接，
其中，驱动器集成电路包括如权利要求1所述的电路。
20.如权利要求19所述的显示器，其中，所述显示器是有机发光二极管显示器或液晶显示器。
21.一种显示器，包括：
时序控制器；
驱动器集成电路；
串行数据链路，将时序控制器和驱动器集成电路连接，
其中，驱动器集成电路包括从前向时钟信号产生本地时钟信号的电路，所述电路包括：
多个延迟复用器，连接成环形以产生所述本地时钟信号；
传播延迟控制电路，调节所述多个延迟复用器中的每个延迟复用器
的传播延迟，
其中，所述多个延迟复用器中的第一延迟复用器包括反馈时钟输入端、馈入时钟输入端以及使能输入端，所述第一延迟复用器根据在使能输入端接收的值而输出：
在所述反馈时钟输入端从所述多个延迟复用器的最后一个延迟复用器接收到的反馈时钟信号的反相信号，或
在所述馈入时钟输入端接收到的具有以基本固定的延迟跟随所述前向时钟信号的边沿的触发沿的馈入时钟信号的反相信号。
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