CN101133548A - 多相重新调准电压控制振荡器和具有该振荡器的锁相回路 - Google Patents

多相重新调准电压控制振荡器和具有该振荡器的锁相回路 Download PDF

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Abstract

一种多相重新调准电压控制振荡器(MRVCO)(图1和7)基于VCO级(11、12、13)中的电荷注入(19)而实现相位重新调准(Δθ)，其中注入量(IALIGN)与VCO输出时钟和参考时钟(CKREF)之间的瞬时相位误差成比例。所述MRVCO可被并入作为多相重新调准的锁相回路(MRPLL)的实施方案(图11和12)的一部分(117)。可在所述PLL中提供单独相位检测器(121)以及特定重新调准电荷泵(123)以用于控制所述VCO。所述VCO具有较低的相位调制噪声，使得所述PLL具有非常大的等效带宽。

Description

多相重新调准电压控制振荡器和具有该振荡器的锁相回路
技术领域
本发明涉及电压控制振荡器(VCO)电路，尤其是环形振荡器类型的VCO电路，其特征在于相对于参考信号重现相位重新调准。本发明还涉及含有这种VCO作为自身的组件的锁相回路。
背景技术
在经典的VCO结构中，低频相位调制(PM)噪声或长期抖动较显著且不断累积。使用这种VCO的锁相回路(PLL)电路仅能够在达到等于PLL带宽的调制频率的调制频率下对此PM噪声或抖动进行校正。在较高的调制频率下，PLL电路停止调整，且因此所述PM噪声等于或稍许高于VCO的固有PM噪声。减小高频PM噪声、短期抖动需要非常大的PLL带宽或低噪声VCO。扩大PLL带宽受到以下事实的限制：带宽由于量化噪声的缘故而不能超过参考频率的约1/20。因此，寻求低噪声VCO电路。
VCO电路中的相位重新调准允许使其相位与参考时钟信号的相位同步。明确地说，可使VCO时钟边沿与每一参考时钟边沿再同步。已通过将具有特定相位延迟的重新调准反相器插入到VCO环中来实现这种再同步。参看(例如)Sheng等人的国际公开(PCT)专利申请案WO 03/063337A1。通过将VCO电路的时钟输出与参考时钟组合来获得重新调准信号。将此重新调准信号施加到重新调准反相器中的一者以促成参考时钟边沿处的转换。与可比较的简单PLL电路来说，使用相位重新调准的VCO的PLL电路对于显著较高的频率具有减小的PM噪声或抖动。
然而，这种技术还需要VCO时钟输出、参考时钟与重新调准信号之间的精密的数字选通和时滞，以便在最佳瞬间应用相位重新调准。相位重新调准因数被定义为所引起的重新调准相移除以恰好在重新调准瞬间之前VCO与参考相位之间的差，其几乎不依赖于装置性能扩展和失配。添加重新调准反相器向VCO环增加了相位延迟，且因此减小了VCO电路的最大操作频率。任何VCO电路实施例中的装置参数对于设计操作频率是特定的，且因此这种特殊的相位重新调准技术在需要具有较宽频率范围的VCO电路的情况下不适用。
发明内容
本发明使用向VCO电路的每一级中进行的并行电荷注入，在必须进行调准的瞬间将分布的同时相移施加到环中的每一级。将短电流脉冲同时施加到每一级。这些脉冲在重新调准之前在每一级的输出处相对于其相角而引起相移。针对每一级获得的个别相移依赖于所述级的脉冲敏感性响应(周期函数)的瞬时值。由于不同级在VCO环中处于相对不同相位，所以来自个别级的所获得的相移在同一方向上将不一定相等或平均。然而，在本发明中，VCO电路总体上所特有的多相脉冲敏感性响应函数不但严格为正(或严格为负)而且还相对恒定，因此在不需要参考时钟与VCO内部信号或时钟输出之间的任何特殊同步的情况下容易地实现相位重新调准。
附图说明
图1是本发明的多相重新调准的电压控制振荡器(这里由3级环形振荡器例示)的示范性基本示意平面图。
图2是图1的振荡器的个别级的基本示意平面图。
图3是展示由于短电流脉冲将电荷注入级的每一者中而引起的个别级的相移(Δф)的相位图。
图4是来自每一级的输出电压(V1、V2、V3)与时间的曲线图，其中虚线曲线表示重新调准之前的电压(实际的电压和推断出的重新调准之后的电压)，且其中实线曲线表示重新调准之后的电压。
图5是对于图7所示的VCO电路实施例，针对个别VCO环级(虚线曲线)以及针对整个VCO(实线曲线)的脉冲敏感性响应函数(ISF和MISF)的曲线图。
图6是对于图7所示的VCO电路实施例，由于重新调准引起的VCO输出相移(160MHz下以毫弧度表示)与在VCO时钟输出和参考时钟之间检测到的相位误差的曲线图。
图7是根据本发明的示范性VCO电路实施例的示范性晶体管级示意电路图。
图8展示用于向图7的环形VCO提供成比例的注入IALIGH的示范性相位检测器和电荷泵电路。
图9是向图8的电荷泵电路中的开关提供互补的向上和向下信号的相位-频率检测器电路(PFC)状态机的状态转换图。
图10是PFC状态机响应VCO时钟输出CKVCO和参考时钟CKREF以在电荷泵电路中产生具有适当宽度的正或负电流脉冲IALIGH的信号波形图。
图11是在回路中使用本发明的多相重新调准的VCO电路的PLL电路的示意方框图。
图12是用于估计相位调制噪声的图11中的PLL电路的线性相位模型。
图13是对于无多相重新调准的现有技术的代表性PLL电路以及如图11和12中的具有各种低通滤波器且以小(0.1)重新调准因数β为特征的多相重新调准的PLL电路，如图7中的多相重新调准的VCO电路的相位调制噪声(以dBc/Hz计)与载波调制频率(以Hz计)的曲线图。
具体实施方式
参看图1，三级环形VCO电路包含一系列反相级11、12和13，其中第三级13的输出耦合回到第一级11的输入。级11、12和13的每一者分别输出振荡电压V1、V2和V3，所述电压将随着时间而基本上呈周期性。
输出电压V1、V2和V3的振荡频率取决于环的一个循环中的传播延迟，且可使用经由控制输入15施加到级11、12和13的每一者的控制电压VCONTROL而调节为目标频率。来自三个级的振荡输出电压将具有趋向于分开120°的相对相位(紧接着重新调准脉冲之后的情况除外)。
输出级17远远小于环级，因此其饱和并产生VCO时钟输出CKVCO，所述VCO时钟输出CKVCO本质上是具有与环的频率相同的频率的方波。
每当认为有必要进行VCO输出CKVCO的相位重新调准时，每一环级11、12和13还经由第二控制输入19接收短重新调准脉冲VALIGN。以此方式，重新调准脉冲并行施加到VCO环的所有级，且由于这些脉冲而引起的向每一级中进行的相关联的并行电荷注入对环的每一级引起同时且分布的相移。
参看图2，每一VCO环级21的特征在于，其输入VN与其反相输出VN+1之间的传播延迟或相对相位与注入的总电流成比例。这包含与控制电压VCONTROL成比例的VCO偏置电流IBIAS，加上来自重新调准电流脉冲IALIGN的额外成分，所述重新调准电流脉冲IALIGN通过VALIGN脉冲而接通和断开。电路设计者可通过与偏置电流IALIGN/IBIAS成比例地增加电荷注入幅值(由因数k表示)来优化给定输出-参考时钟相差的重新调准相移的相对的量。
参看图3和4，VCO环的三个级趋向于以其间120°的相对相差操作。尽管所述级尤其紧接着相位重新调节之后可能稍许偏离此趋势，但随着振荡输入和输出电压V1、V2和V3传播通过环中的级，相对相位将调节以便使其本身接近且接着维持在120°或120°附近。在具有某一其它数目的级的VCO环中，相对相位将不同，但将趋向于相等并累积总和为360°(例如，5级环的级之间相对相差为72°)。图3的相位图中的虚线向量和图4中的虚线正弦曲线的相对位移说明在相位重新调准脉冲之前来自每一级的输出(V1、V2、V3)的相位(Φ1、Φ2、Φ3)的这种相对差。VCO时钟输出CKVCO形状上将是方波状的，且其转换的相位将由于输出级中微小但大体上恒定的传播延迟(如图4所表示)的缘故而稍许迟于来自环中第三级的电压输出V3的零交叉的相位。
在时间t0向所有环级并行施加重新调准脉冲。这在环中每一级的输出处产生分布的且同时的相移。然而，来自不同级的相移(ΔΦ1、ΔΦ2、ΔΦ3)在同一方向上不一定相等甚至也不一定平均(即使所述级原本在结构上相同)，因为其在重新调准脉冲的时间t0处于不同的相对相位。举例来说，在图3的相位图中表示为实线向量且在图4中表示为实线正弦曲线的相位重新调准脉冲的即时结果展示以下情况：来自第一环级的相移ΔΦ1在正方向上，而来自第二和第三环级的相移ΔΦ2和ΔΦ3在负方向上，且其中ΔΦ1相对大于ΔΦ2或ΔΦ3中的任一者。特定结果将依据施加重新调准脉冲的瞬间而变化。然而，在振荡电压信号已有机会传播通过环的所有级并朝着级之间新的i20°相对相差调节之后，VCO时钟输出CKVCO处的最终结果将是分布在三个级中间的三个单个相移的平均值。在图4所示的实例中，其为VCO时钟输出CKVCO中的微小的正相移ΔΦ。
每一单个VCO环级所特有的脉冲敏感性响应函数(ISF)的概念总体上对于VCO环来说可适于达成多相脉冲敏感性响应函数(MISF)。任何给定VCO环级的ISF在任何给定时刻均被定义为VCO输出处产生的瞬时相移除以通过非常短的电流脉冲IALIGN注入到所述级中的相对电荷量所得的比率。通过参考一个振荡周期内所述级与其负载电容之间交换的总电荷摆动来计算所述相对电荷量。也就是说，
Figure A20068000671600091
其中，ΔΦ是VCO输出处所引发的相移，Δq是在重新调准瞬间注入到VCO级中的电荷量，iL(t)是级的负载电流，且积分是对一个完整的振荡周期(0到T0)。
ISF是具有与VCO电路的环振荡频率相同的频率的周期函数。ISF的符号取决于施加电流脉冲的瞬间。举例来说，其在上升信号斜坡可能为正且在下降信号斜坡可能为负。然而，对于ISF曲线的正和负部分，量值通常将会不同。图5展示图7的VCO实施例的各个级的ISF(虚线曲线)。三级环形VCO中其它两个级的ISF曲线将大体上相同，但时间上交错开ISF周期的1/3。
多相脉冲敏感性响应函数(MISF)被定义为VCO输出时钟的总相移除以通过非常短的电流脉冲同时注入到VCO的所有环级中的相对电荷量所得的比率。以上针对ISF给出的等式也适用于MISF，只是Δq是注入到所有环级中的总电荷量。MISF也是周期函数，但其频率等于VCO频率乘以级的数目。然而，MISF将严格为正或严格为负，使得其符号不会依据注入瞬间而变化。此外，MISF量值将相当恒定，使得所引发的相移也不会依据注入瞬间而显著变化。图5展示下文描述的示范性VCO实施例的严格为正且相当恒定的MISF(实线曲线)。几乎恒定的MISF的优点是，可在参考时钟与VCO内部信号或输出时钟之间无任何特殊同步的情况下实现相位重新调准。不必真正顾虑在振荡循环期间的哪一瞬间施加重新调准脉冲。
参看图6，由于重新调准引起的输出相移是VCO输出时钟与参考时钟之间检测到的相位误差的连续线性函数。图6中描绘的线性函数针对160MHz的操作频率。每一关系的斜率为重新调准因数β。如果ΔΦ表示由于向VCO环级中进行多相电荷注入而引发的输出时钟CKVCO的相对相移，且Δθ表示重新调准之前的相位误差，那么我们可界定重新调准因数β＝ΔΦ/Δθ。重新调准因数的问题在宽频率范围VCO电路中源自以下事实：其值趋向于在某种程度上依赖于VCO操作频率。使用本发明的多相重新调准技术允许相对电荷注入量与VCO偏置电流匹配，这导致宽频率范围内β的幅值较稳定。通过与VCO偏置电流IBIAS(＝Gm·Vcontrol)成比例地增加重新调准脉冲振幅IALIGN来控制重新调准因数β。图6说明我们可在从快到慢的一系列制造过程内使重新调准因数β保持相对恒定。
图7展示根据本发明的VCO电路的示范性实施例。展示了图1中的环形VCO的更详细实例。环级的数目可变化。此实施例基于级联NMOS反相器级。如果需要的话，可修改此实施例以使用CMOS反相器级，但所得的VCO将较慢且对电源电压VSUP中的纹波较敏感。也可使用双极或其它集成电路类型来构建本发明。在另一变化形式中，可能以微分方式而不是使用IALIGN脉冲注入重新调准电流。本发明的分布式电荷注入技术也可能应用于LC振荡器的级，而不是这里展示的使用反相器级的振荡器。图8展示用于向图7的环形VCO提供成比例的注入IALIGN的示范性相位检测器和电荷泵电路。
图7中，电压-电流转换器70在NMOS晶体管T1的栅极处接收控制电压VCONTROL，以便控制VCO电路的振荡频率。电阻器R1将VCONTROL减去晶体管T1的阈值电压转换为成比例的电流i0。在特定实施例中，晶体管T1具有较大的栅极通道宽度/长度比，并稍许超过阈值区域而工作。晶体管T2、T3和T4形成镜像电流参考装置，以便建立将施加于VCO环级71、72和73中的匹配晶体管的栅极电压GP和GN。PMOS晶体管T2、T3、T10、T17和T24彼此匹配并共享同一源极和栅极电压VSUP和GP。同样，NMOS晶体管T4、T5、T12和T19彼此匹配并共享同一源极和栅极电压VINF和Gn。以此方式，电流i1、i2和i3将与通过VCONTROL建立的参考电流i0匹配，且偏置电流i01、i02和i03将与电压-电流转换器70中相应的电流i00匹配。将栅极通道宽度和长度选择成足够大而能够实现良好匹配。
级71、72和73中的PMOS晶体管T10、T17和T24的漏极电压由于级联晶体管T8、T15和T22的缘故而稳定。这些级联晶体管的栅极电压随着电源电压VSUP的变化而变化，这改进了VCO电路的电源弃除比。级联晶体管T8的VSUP-栅极电压由通过电流i01(与i00匹配)偏置的晶体管T7和T9的栅极-源极电压的总和确定。级联晶体管T15和T22的VSUP-栅极电压以相同方式用晶体管T14、T16、T21和T23确定。晶体管T10、T17和T22可能较慢(由于其通道长度较大以确保与T2的良好匹配)的事实并不影响VCO速度。其事实上取决于级联晶体管T8、T15和T22的速度。因此，这些级联晶体管具有最短的通道长度以实现快速操作。
反相级71、72和73中的电容器C1、C2和C3用于调谐VCO频率范围。
成比例重新调准电流复制分支电路74借助PMOS晶体管T32向反相器级71、72和73中的重新调准电流复制晶体管T11、T18和T25提供重新调准电压输入GRL。通过晶体管T11、T18和T25的重新调准电流i1i、i2i和i3i是通过晶体管T32的电流i0i的副本。然而，晶体管T11、T18和T25与晶体管T32的精确匹配并不关键，因为多相脉冲敏感性响应函数(MISF)对于重新调准电流的较小差异不是非常敏感。实际上，这种低敏感性从设计的观点来看是有益的，因为需要将电流复制晶体管T11、T18、T25和T32制造成具有最短的栅极长度和尽可能小的栅极宽度以便能够复制非常短的电流脉冲IALIGN。
重新调准电流i0i具有从镜像NMOS晶体管T26和T28复制的DC成分(i00i)和通过电荷泵传递的受脉冲作用的成分IALIGN两者。两种成分均与电压-电流转换器70中建立的VCO偏置电流i0成比例。这允许相对于VCO偏置电流i0以及因此相对于其操作频率实现小范围的重新调准因数β。DC分量i00i通常可等于i0的约20％，而受脉冲作用的分量IALIGN通常可等于i0的约10％。下文参看图8描述的重新调准相位检测器和电荷泵75提供IALIGN，每当VCO输出相位小于(滞后于)参考相位时其为正脉冲，且每当VCO输出相位大于(领先于)参考相位时其为负脉冲。此重新调准脉冲促使VCO时钟输出的相位视需要而加速或减速，以便使VCO时钟输出与参考时钟调准。
最后，NMOS级联晶体管T29耦合到电流复制分支电路74中的晶体管T28以便减少由晶体管T28的固有输出电容Cgd和Cds引发的寄生电荷注入。与其它电流复制晶体管T11、T18、T25和T32一样，也将级联晶体管T29制造成具有最短的栅极长度和尽可能小的栅极宽度以便快速响应非常短的IALIGN电流脉冲。
参看图8，成比例重新调准电流复制分支电路74从相位检测器和电荷泵分支电路75接收IALIGN电流脉冲。已经注意到，脉冲的振幅将与VCO偏置电流i0成比例。当VCO输出相位小于(滞后于)参考时钟相位时，符号将为正。脉冲宽度将等于VCO输出时钟边沿与参考时钟边沿之间的时间延迟。图8中，常规的但在此项技术中众所周知的相位-频率检测器电路(PFC)(未图示)将向上和向下信号up和dn及其互补信号提供到一组开关，所述开关根据图9中的状态转换图和图10中的信号波形图而断开或闭合。可使用如图10和11中那样操作的任何PFC电路。举例来说，可使用基于基础NAND门的RS触发器来实施PFC电路。
晶体管T33到T41组成脉冲电荷产生器，其通过向上和向下信号将电源线Vsup和VINF选择性地耦合到重新调准脉冲线GRL以产生重新调准脉冲IALIGN。每当信号up为高且dn为低时，通过晶体管T37和T34的电流iup被驱动到节点GRL，而通过晶体管T40的电流idn被驱动到废弃节点GRLC。这增加了通过晶体管T32的电流，且因此经由复制晶体管T11、T18和T25将正电流脉冲注入到VCO级71、72和73的全部中，从而立即加速VCO。相反，每当信号up为低且dn为高时，电流idn被驱动到节点GRL，而iup被驱动到废弃节点GRLC。这减小了通过晶体管T32的电流，且因此经由复制晶体管T11、T18和T25将负电流脉冲注入到VCO级71、72和73的全部中，从而立即减速VCO。
电流iup和idn的量值均约等于电流i0i的量值的一半。晶体管T33、T34和T35的栅极通道长度全部与晶体管T26匹配，但其栅极宽度经设计以便确保电流量值近似iup＝idn＝1/2·i0i。针对各个晶体管T33、T34和T35的级联晶体管T36、T37和T38使由于向上和向下开关而引起的任何寄生电荷注入最小化。
参看图9和10，可与本发明一起使用的示范性相位-频率检测器电路可能对VCO时钟输出CKVCO和参考时钟CKREF的下降沿敏感。CKVCO可由信号CKDIV掩蔽，所述信号CKDIV表示由在CKVCO的上升沿工作的数字分频器获得的CKVCO的频率子部分，如图10所说明。接着仅在每N个VCO时钟周期或一个参考时钟周期之后进行相位检测，其中N是VCO输出时钟频率与参考时钟频率之间的乘法因数。
在CKREF的每一下降沿：(a)如果现有PFC状态为向下，那么PFC转变(91)为状态零；(b)如果现有PFC状态为零，那么PFC转变(92)为状态向上；且(c)如果PFC状态为向上，那么PFC保持相同状态(93)。在CKVCO的每一下降沿，当CKDIV为高时：(a)如果现有PFC状态为向上，那么PFC转变(94)为状态零；(b)如果现有PFC状态为零，那么PFC转变(95)为状态向下；且(c)如果现有PFC状态为向下，那么PFC保持相同状态(96)。在状态零中，信号up和dn均重设低至0。在状态向上中，信号up设高至1，而信号dn重设低至0。在状态向下中，信号up重设低至0，而信号dn设高至1。已经指出，up和dn信号确定由图8中的电荷泵电路75产生的电流脉冲IALIGN。
在图10中可看到所产生的波形。注意，电流脉冲IALIGN的宽度与CKVCO和CKREF之间的相差成比例，(例如)在相位检测事件101比在事件103或105时宽。在电流脉冲由于向上事件的缘故而为负(例如，101处)的情况下，加速VCO相位，这在下一相位检测103时提供较短持续时间的向上状态，且最终在检测事件105时提供向下状态。电流脉冲由于向下事件的缘故而为正(例如，105处)，从而促使VCO相位减速。以此方式，VCO输出时钟相位不断趋向参考时钟CKREF的相位。
参看图11，本发明的多相重新调准的VCO电路可用于锁相回路(PLL)电路中，从而导致相位噪声或抖动显著减小。多相重新调准的PLL电路使用主要回路，其包括主相位-频率检测电路(PFC)111、主电荷泵113、低通滤波器115、如上所述的多相重新调准的VCO电路117，和除以N分频器119。PLL电路还包含第二PFC 121和重新调准电荷泵123以便用重新调准电流脉冲IALIGN馈给VCO电路117。PFC电路111和121两者均在信号CKREF和CKDIV的下降沿操作(如图9和10中)，考虑到使用NAND门120进行信号选通，这意味着其直接检测参考时钟信号CKREF与VCO时钟输出CKVCO的第N时钟边沿之间的相差。使用两个单独的PFC电路111和121以及两个单独的电荷泵113和123实现相互相位校正机制：(a)经由主PFC和电荷泵电路111和113，对主回路进行低速的初级相位调整(VCONTROL)，和(b)经由多相重新调准的PFC和电荷泵电路121和123，进行前馈相位校正(IALIGN)。
参看图12，在图11的多相重新调准的PLL电路的等效概要模型中，用信号的绝对相位代替所述信号以便说明相位调整回路对最终PLL相位噪声的影响。相位求和节点131表示主PFC电路111和相关联的主电荷泵113以提供低频电荷泵输出电流ICP，其取决于被除的VCO输出与参考时钟之间的相位关系(ΦREF-ΦDIV)。低通滤波器115由电阻器R1以及两个电容器C1和C2表示，并提供导致控制电压VCONTROL的二次相位超前校正。可改为利用使用简单的积分器和单个电容器的替代滤波器结构。多相重新调准的VCO电路117和相关联的重新调准PFC电路121及电荷泵123由虚线框137内部的相位元件131到134表示。虽然主回路中的低频VCONTROL信号向VCO提供长期频率和相位稳定性(即，在多个循环内)；但来自多相重新调准PFC和电荷泵组件的IALIGN脉冲每当需要时向VCO输出提供瞬时相位变化，如相位求和节点134所表示。主回路中，VCO输出相位Φout当被除以N组件119(由相位元件139表示)除时，产生用于在主PFC电路中与ΦREF进行比较的ΦDIV相位。
使用这种相位模型，可通过使用周期性稳态方法的模拟器来估计VCO相位噪声与载波附近的调制频率。图13展示对图11和12的PLL电路的这种相位噪声估计的结果，其中由相对于载波信号功率的单一边带频谱功率密度(以dBc/Hz计)来表示相位调制噪声。为参看起见，近线性曲线141独立地估计本发明的多相重新调准的VCO的固有相位调制噪声。曲线143展示在无本发明的相位重新调准的情况下PLL的所估计的相位噪声。曲线145展示对使用(R1，C1，C2)低通滤波器但以非常小(0.1)重新调准因数β的如图11和12中的多相重新调准的PLL电路所估计的相位噪声。注意，即使利用此较小的β，仍存在优于现有PLL电路多达5dB的改进。对于这种类型的任何PLL电路，可使用此类模拟优化重新调准因数以获得最低相位噪声。曲线147展示对使用简单的积分电容器C2作为低通滤波器的如图11中的多相重新调准的PLL电路所估计的相位噪声。显著的噪声改进表明，在回路中利用多相重新调准的VCO，不再有必要在此类PLL电路中使用零相位校正(R1-C1)。简单的积分电容器可实现较好的性能，而不会由于前馈重新调准而降级回路的稳定性状况。

Claims (12)

1.一种多相重新调准电压控制振荡器(VCO)电路，其包括：
多个反相级，其串联耦合在一起而成为环，所述环中的这些反相级的每一者经配置以向所述环中的下一级提供振荡电压信号，其中所述级之间的相对相位延迟根据所述环中级的数目而自动调节其本身，所述环中的每一反相级响应控制电压输入以便提供对通过所述环中每一反相级的传播时间延迟的长期调节，且因此将所述环的振荡频率建立到目标频率；以及
输出级，其耦合到所述反相级中的一者的输出，所述输出级经配置以提供VCO时钟输出；
其中所述环中的反相级的每一者进一步经耦合以并行接收重新调准电流脉冲，这些反相级响应所述重新调准电流脉冲以有效地立即对从每一级输出的所述振荡电压信号的相位进行移位，藉此在所述级之间的相对相位重新调节之后实现所述VCO时钟输出的总体相位重新调准。
2.根据权利要求1所述的VCO电路，其进一步包括：
相位检测器电路，其经耦合以接收稳定的参考时钟信号并将所述参考时钟信号与所述VCO时钟输出进行比较，所述相位检测器电路根据所述比较的结果来提供向上/向下控制信号；以及
电荷泵电路，其经耦合以从所述相位检测器电路接收所述向上/向下控制信号，并操作以产生所述重新调准电流脉冲。
3.根据权利要求2所述的VCO电路，其中所述重新调准电流脉冲具有与所述控制电压成比例的峰值振幅，视所述VCO时钟输出滞后还是领先于所述参考时钟信号而定而具有正号或负号，且具有对应于所述参考时钟信号与所述VCO时钟输出之间的相对相差的脉冲宽度，藉此为每一重新调准电流脉冲获得大体上恒定的重新调准因数。
4.根据权利要求1所述的VCO电路，其中所述反相级的每一者包括级联NMOS反相器。
5.根据权利要求4所述的VCO电路，其中电压-电流转换器接收所述控制电压，并将与所述控制电压成比例的镜像偏置电流i0供应到所述级联NMOS反相器的每一者。
6.根据权利要求5所述的VCO电路，其中重新调准电流复制分支电路经耦合以接收所述重新调准电流脉冲并将其副本并行提供到所述级联NMOS反相器的每一者内的电流复制晶体管，使得所述经复制的重新调准电流脉冲叠加在所述镜像偏置电流i0上。
7.根据权利要求5所述的VCO电路，其中所述电压-电流转换器包括：
第一电阻器、第一NMOS晶体管和第二PMOS晶体管，其串联耦合在电源线之间，其中所述第一NMOS晶体管的栅极接收所述控制电压输入以传导第一偏置电流，且其中所述第二PMOS晶体管的栅极-漏极连接建立第一镜像控制电压；以及
第三PMOS晶体管和第四NMOS晶体管，其串联耦合在所述电源线之间，其中所述第三PMOS晶体管的栅极经耦合以接收所述第一镜像控制电压来传导第二偏置电流，且其中所述第四NMOS晶体管的栅极-漏极连接建立第二镜像控制电压；其中每一反相器级具有PMOS晶体管，所述PMOS晶体管与所述第二PMOS晶体管匹配并在其栅极处接收所述第一镜像控制电压来传导所述第一偏置电流的镜像，且其中每一反相器级还具有NMOS晶体管，所述NMOS晶体管与所述第四NMOS晶体管匹配并在其栅极处接收所述第二镜像控制电压来传导所述第二偏置电流的镜像，藉此每一反相器级响应所述控制电压输入。
8.根据权利要求7所述的VCO电路，其中每一反相器级是级联NMOS反相器级，其包括：
第五和第六NMOS晶体管、第七到第十一PMOS晶体管和电容器；
其中所述第五NMOS和所述第七及第九PMOS晶体管串联耦合在所述电源线之间，其中所述第五NMOS晶体管与所述电压-电流转换器的第四NMOS晶体管匹配，且其栅极经耦合以接收所述第二镜像控制电压使得所述第二偏置电流的镜像从中流过，且所述第七和第九PMOS晶体管的每一者具有栅极-漏极连接；
其中所述第六NMOS和第八及第十PMOS晶体管串联耦合在所述电源线之间，其中所述第十PMOS晶体管与所述电压-电流转换器的第二和第三PMOS晶体管匹配，且其栅极经耦合以接收所述第一镜像控制电压使得所述第一偏置电流的镜像从中流过，其中所述第八PMOS晶体管的栅极耦合到所述第七PMOS晶体管的栅极-漏极连接，且其中所述第六NMOS晶体管的栅极经耦合以接收从所述环的先前反相器级输出的振荡电压信号作为所述反相器级的输入，所述第六NMOS晶体管还具有漏极，所述漏极提供振荡电压信号作为所述反相器级的输出，其中所述电容器耦合在所述第六NMOS晶体管的漏极与源级之间；以及
其中所述第十一PMOS晶体管包括电流复制晶体管，其栅极耦合到所述重新调准电流复制分支电路使得所述重新调准电流脉冲的副本传导经过所述第十一PMOS晶体管，其中所述第十一PMOS晶体管的漏极耦合到所述第十PMOS晶体管的漏极使得在所述反相器级内，所述经复制的重新调准电流脉冲叠加在所述镜像第一偏置电流上以有效地立即在所述第六NMOS晶体管的漏极处对所述反相器级的振荡电压信号输出的相位进行移位。
9.一种多相重新调准锁相回路(PLL)电路，其包括：
环型的多相重新调准电压控制振荡器(VCO)电路，其操作以提供振荡时钟输出，所述振荡时钟输出响应控制电压输入以提供对振荡频率的长期调节，并且响应并行施加到所述VCO电路的所有环级的重新调准电流脉冲以在所述环级内实行立即相位重新调准和所述VCO时钟输出的总体相位重新调准；
除以N电路，其经耦合以接收所述VCO时钟输出并作用于VCO时钟边沿以产生相对于所述VCO时钟输出的被除的1/N频率的时钟信号；
主相位-频率检测电路，其经配置以在许多时钟循环内将所述被除的时钟信号的平均频率与稳定的参考时钟的平均频率进行比较，并作为所述比较的结果而产生长期向上/向下控制信号；以及
主电荷泵和低通滤波器，其经配置以响应于所述长期向上/向下控制信号而产生对所述VCO电路的控制电压输入。
10.根据权利要求9所述的PLL电路，其进一步包括：
第二相位-频率检测电路，其将所述被除的时钟信号的相对相位与所述稳定的参考时钟的相对相位进行比较，以作为所述比较的结果产生相位重新调准向上/向下控制信号；以及
重新调准电荷泵，其响应于所述重新调准向上/向下控制信号而产生重新调准电流脉冲。
11.根据权利要求10所述的PLL电路，其中所述重新调准电流脉冲具有与所述控制电压输入成比例的峰值振幅，视所述被除的时钟信号滞后还是领先于所述参考时钟信号而定而具有正号或负号，且具有对应于所述参考时钟信号与所述被除的时钟信号之间的相对相差的脉冲宽度，藉此为每一重新调准电流脉冲获得大体上恒定的重新调准因数。
12.根据权利要求9所述的PLL电路，其中所述多相重新调准的VCO电路包括：
多个反相级，其串联耦合在一起而成为环，这些环级的每一者向所述环中的下一级提供振荡电压信号，其中所述级之间的相对相位延迟根据所述环中级的数目而自动调节其本身，每一环级响应控制电压输入以便提供对通过每一环级的传播时间延迟的长期调节，且因此将所述环的振荡频率调节到目标频率；以及
输出级，其耦合到所述环级中的一者的输出，所述输出级经配置以提供VCO时钟输出；
其中所述环级的每一者进一步经耦合以并行接收重新调准电流脉冲，所述环级响应所述重新调准电流脉冲以有效地立即对从每一级输出的所述振荡电压信号的相位进行移位，藉此在所述级之间的相对相位重新调节之后实现所述VCO时钟输出的总体相位重新调准。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102025371A (zh) * 2009-09-11 2011-04-20 索尼公司 同步振荡器、时钟恢复装置、时钟分配电路和多模式注入电路
CN101594126B (zh) * 2008-05-30 2011-06-22 通嘉科技股份有限公司 相位恢复电路、周期信号产生器、电源管理电路及方法
CN103187925A (zh) * 2011-12-31 2013-07-03 意法半导体研发（上海）有限公司 使用跟踪振荡器电路的hs-can总线时钟恢复
CN103296969A (zh) * 2013-05-16 2013-09-11 中国科学技术大学 一种线性调谐的环形振荡器
CN103326697A (zh) * 2012-03-20 2013-09-25 国民技术股份有限公司 一种时钟倍频电路
CN103329440A (zh) * 2010-12-29 2013-09-25 爱立信(中国)通信有限公司 相位频率检测方法
CN105808484A (zh) * 2011-06-21 2016-07-27 威盛电子股份有限公司 提前同步选通传输的设备及其方法
CN106849942A (zh) * 2016-12-29 2017-06-13 北京时代民芯科技有限公司 一种超高速低抖动多相位时钟电路
CN112511106A (zh) * 2021-02-04 2021-03-16 南京邮电大学 一种基于多相注入振荡器的晶体振荡器电路

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7339439B2 (en) * 2005-07-18 2008-03-04 Atmel Corporation Voltage-controlled oscillator with multi-phase realignment of asymmetric stages
JP4550139B2 (ja) * 2006-11-17 2010-09-22 パナソニック株式会社 マルチ位相レベルシフトシステム
US7692497B2 (en) * 2007-02-12 2010-04-06 Analogix Semiconductor, Inc. PLLS covering wide operating frequency ranges
US20080256153A1 (en) * 2007-04-13 2008-10-16 Park Ji Man Random number signal generator using pulse oscillator
US7956695B1 (en) 2007-06-12 2011-06-07 Altera Corporation High-frequency low-gain ring VCO for clock-data recovery in high-speed serial interface of a programmable logic device
JP4960807B2 (ja) * 2007-08-28 2012-06-27 セイコーインスツル株式会社 可変周波数発振回路
US8330511B2 (en) * 2010-04-20 2012-12-11 Qualcomm Incorporated PLL charge pump with reduced coupling to bias nodes
US8432198B2 (en) * 2010-09-10 2013-04-30 Mediatek Inc. Injection-locked phase-locked loop with a self-aligned injection window
KR20120105293A (ko) 2011-03-15 2012-09-25 삼성전자주식회사 고전압 발생 회로, 그것의 동작 방법 및 그것을 포함하는 불휘발성 메모리 장치
RU2494558C1 (ru) * 2012-07-13 2013-09-27 федеральное автономное учреждение "Государственный научно-исследовательский испытательный институт проблем технической защиты информации Федеральной службы по техническому и экспортному контролю" Способ обнаружения модуляции начальной фазы импульсов периодической последовательности
KR101931348B1 (ko) * 2012-11-14 2019-03-14 에스케이하이닉스 주식회사 집적회로
KR102053352B1 (ko) 2013-02-25 2019-12-09 삼성전자주식회사 고조파 락을 방지할 수 있는 위상 동기 루프 및 이를 포함하는 장치들
CN103560768B (zh) * 2013-11-06 2016-02-24 中国电子科技集团公司第二十四研究所 占空比调节电路
KR102193681B1 (ko) 2014-01-28 2020-12-21 삼성전자주식회사 Ｄｌｌ을 이용한 ｉｌｐｌｌ 회로
US9495285B2 (en) 2014-09-16 2016-11-15 Integrated Device Technology, Inc. Initiating operation of a timing device using a read only memory (ROM) or a one time programmable non volatile memory (OTP NVM)
US9553570B1 (en) 2014-12-10 2017-01-24 Integrated Device Technology, Inc. Crystal-less jitter attenuator
KR101645120B1 (ko) * 2015-01-14 2016-08-03 한양대학교 산학협력단 다중 위상 전압 제어 발진기
US9369139B1 (en) * 2015-02-14 2016-06-14 Integrated Device Technology, Inc. Fractional reference-injection PLL
US9336896B1 (en) 2015-03-23 2016-05-10 Integrated Device Technology, Inc. System and method for voltage regulation of one-time-programmable (OTP) memory programming voltage
US9455045B1 (en) 2015-04-20 2016-09-27 Integrated Device Technology, Inc. Controlling operation of a timing device using an OTP NVM to store timing device configurations in a RAM
US9692396B2 (en) 2015-05-13 2017-06-27 Qualcomm Incorporated Ring oscillator architecture with controlled sensitivity to supply voltage
US9362928B1 (en) 2015-07-08 2016-06-07 Integrated Device Technology, Inc. Low-spurious fractional N-frequency divider and method of use
US9954516B1 (en) 2015-08-19 2018-04-24 Integrated Device Technology, Inc. Timing device having multi-purpose pin with proactive function
US9590637B1 (en) 2015-08-28 2017-03-07 Integrated Device Technology, Inc. High-speed programmable frequency divider with 50% output duty cycle
US9847869B1 (en) 2015-10-23 2017-12-19 Integrated Device Technology, Inc. Frequency synthesizer with microcode control
US9614508B1 (en) 2015-12-03 2017-04-04 Integrated Device Technology, Inc. System and method for deskewing output clock signals
US10075284B1 (en) 2016-01-21 2018-09-11 Integrated Device Technology, Inc. Pulse width modulation (PWM) to align clocks across multiple separated cards within a communication system
US9852039B1 (en) 2016-02-03 2017-12-26 Integrated Device Technology, Inc Phase locked loop (PLL) timing device evaluation system and method for evaluating PLL timing devices
US9859901B1 (en) 2016-03-08 2018-01-02 Integrated Device Technology, Inc. Buffer with programmable input/output phase relationship
US9692394B1 (en) 2016-03-25 2017-06-27 Integrated Device Technology, Inc. Programmable low power high-speed current steering logic (LPHCSL) driver and method of use
US9698787B1 (en) 2016-03-28 2017-07-04 Integrated Device Technology, Inc. Integrated low voltage differential signaling (LVDS) and high-speed current steering logic (HCSL) circuit and method of use
US9581973B1 (en) 2016-03-29 2017-02-28 Integrated Device Technology, Inc. Dual mode clock using a common resonator and associated method of use
US9954541B1 (en) 2016-03-29 2018-04-24 Integrated Device Technology, Inc. Bulk acoustic wave resonator based fractional frequency synthesizer and method of use
US9654121B1 (en) 2016-06-01 2017-05-16 Integrated Device Technology, Inc. Calibration method and apparatus for phase locked loop circuit
US10418979B2 (en) * 2017-08-31 2019-09-17 Core Chip Technology (Nanjing) Co., Ltd. Jitter-free ring oscillator
US10110239B1 (en) * 2017-10-12 2018-10-23 Oracle International Corporation Injection-locking PLL with frequency drift tracking and duty-cycle distortion cancellation
KR102174089B1 (ko) * 2019-04-29 2020-11-04 충북대학교 산학협력단 가상 링크를 이용한 평균 컨센서스 기반 시간 동기화 프로토콜의 성능 개선 장치 및 방법
US10958277B1 (en) 2019-09-05 2021-03-23 Cobham Colorado Springs Inc. PLL with multiple and adjustable phase outputs
US11309835B2 (en) * 2020-08-26 2022-04-19 Mediatek Inc. Crystal oscillator and phase noise reduction method thereof
US11342884B2 (en) 2020-08-26 2022-05-24 Mediatek Inc. Crystal oscillator and phase noise reduction method thereof
US11588489B1 (en) 2021-10-06 2023-02-21 Shaoxing Yuanfang Semiconductor Co., Ltd. Obtaining lock in a phase-locked loop (PLL) upon being out of phase-lock
US11923864B2 (en) 2021-10-18 2024-03-05 Shaoxing Yuanfang Semiconductor Co., Ltd. Fast switching of output frequency of a phase locked loop (PLL)
US11967965B2 (en) 2021-11-03 2024-04-23 Shaoxing Yuanfang Semiconductor Co., Ltd. Generating divided signals from phase-locked loop (PLL) output when reference clock is unavailable

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4733200A (en) * 1986-10-14 1988-03-22 Motorola, Inc. Controlled feedback path voltage controlled oscillator
US4761616A (en) * 1987-09-04 1988-08-02 R. F. Monolithics, Inc. Voltage controlled oscillator
ES2076947T3 (es) * 1989-11-10 1995-11-16 Siemens Ag Circuito oscilador de frecuencia variable integrable.
US5061907A (en) * 1991-01-17 1991-10-29 National Semiconductor Corporation High frequency CMOS VCO with gain constant and duty cycle compensation
JP2792415B2 (ja) * 1993-12-07 1998-09-03 日本電気株式会社 発振回路
US5495205A (en) * 1995-01-06 1996-02-27 Robert D. Atkins Digital controlled oscillator and method thereof
US5847616A (en) * 1996-12-12 1998-12-08 Tritech Microelectronics International, Ltd. Embedded voltage controlled oscillator with minimum sensitivity to process and supply
US6148052A (en) * 1997-12-10 2000-11-14 Nortel Networks Corporation Digital phase detector with ring oscillator capture and inverter delay calibration
US6188291B1 (en) * 1999-06-30 2001-02-13 Lucent Technologies, Inc. Injection locked multi-phase signal generator
US6353368B1 (en) * 1999-11-09 2002-03-05 Vlsi Technology, Inc. VCO circuit using negative feedback to reduce phase noise
DE10048590B4 (de) * 2000-09-30 2008-02-28 Infineon Technologies Ag Phasenregelkreis
US6466100B2 (en) * 2001-01-08 2002-10-15 International Business Machines Corporation Linear voltage controlled oscillator transconductor with gain compensation
US6617936B2 (en) * 2001-02-20 2003-09-09 Velio Communications, Inc. Phase controlled oscillator
US6417740B1 (en) * 2001-02-22 2002-07-09 Chartered Semiconductor Manufacturing Ltd. Wide-band/multi-band voltage controlled oscillator
US6650190B2 (en) * 2001-04-11 2003-11-18 International Business Machines Corporation Ring oscillator with adjustable delay
US6683506B2 (en) * 2002-01-18 2004-01-27 The Regents Of The University Of California CMOS phase locked loop with voltage controlled oscillator having realignment to reference and method for the same
WO2003063337A1 (en) 2002-01-18 2003-07-31 The Regents Of The University Of California Cmos phase locked loop with voltage controlled oscillator having realignment to reference and method for the same
US6621360B1 (en) * 2002-01-22 2003-09-16 Pmc-Sierra, Inc. Extended frequency range voltage-controlled oscillator

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101594126B (zh) * 2008-05-30 2011-06-22 通嘉科技股份有限公司 相位恢复电路、周期信号产生器、电源管理电路及方法
CN102025371A (zh) * 2009-09-11 2011-04-20 索尼公司 同步振荡器、时钟恢复装置、时钟分配电路和多模式注入电路
CN102025371B (zh) * 2009-09-11 2014-02-12 索尼公司 同步振荡器、时钟恢复装置、时钟分配电路和多模式注入电路
CN103329440B (zh) * 2010-12-29 2016-03-23 爱立信(中国)通信有限公司 相位频率检测方法
CN103329440A (zh) * 2010-12-29 2013-09-25 爱立信(中国)通信有限公司 相位频率检测方法
CN105808484B (zh) * 2011-06-21 2019-02-01 威盛电子股份有限公司 提前同步选通传输的设备及其方法
CN105808484A (zh) * 2011-06-21 2016-07-27 威盛电子股份有限公司 提前同步选通传输的设备及其方法
CN103187925B (zh) * 2011-12-31 2016-06-15 意法半导体研发（上海）有限公司 使用跟踪振荡器电路的hs-can总线时钟恢复
CN103187925A (zh) * 2011-12-31 2013-07-03 意法半导体研发（上海）有限公司 使用跟踪振荡器电路的hs-can总线时钟恢复
CN103326697A (zh) * 2012-03-20 2013-09-25 国民技术股份有限公司 一种时钟倍频电路
CN103296969B (zh) * 2013-05-16 2015-11-25 中国科学技术大学 一种线性调谐的环形振荡器
CN103296969A (zh) * 2013-05-16 2013-09-11 中国科学技术大学 一种线性调谐的环形振荡器
CN106849942A (zh) * 2016-12-29 2017-06-13 北京时代民芯科技有限公司 一种超高速低抖动多相位时钟电路
CN106849942B (zh) * 2016-12-29 2020-10-16 北京时代民芯科技有限公司 一种超高速低抖动多相位时钟电路
CN112511106A (zh) * 2021-02-04 2021-03-16 南京邮电大学 一种基于多相注入振荡器的晶体振荡器电路

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