CN103329440B - 相位频率检测方法 - Google Patents

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Abstract

本发明涉及用于锁相环电路中相位频率检测的方法和装置。这在用于检测数字锁相环PLL中相位/频率误差的方法中提供。方法包括：接收（301，302）参考时钟信号的比较边缘和反馈时钟信号的比较边缘；基于收到的参考和反馈时钟信号的比较边缘，通过三种PFD状态UP（向上）(502)、DOWN（向下）(503)和IDLE（闲置）(501)保持(304)相位/频率检测器PFD状态机；记录状态机处于UP或DOWN状态的当前和以前时间；基于PFD状态的转变和在记录的当前时间与记录的以前时间之间的比较，生成UP或DOWN信号；以及基于UP或DOWN信号，将数字控制信号输出到反馈频率控制装置(105)。本发明也涉及布置成执行根据本发明的方法的装置和系统。

Description

相位频率检测方法
技术领域
本发明涉及用于锁相环电路中相位频率检测的方法和装置。
背景技术
在使用不同编码方案的通信技术中，重要的是与解码器同步通信数据以便提取有用的数据。作为此同步过程的一部分的组件之一是锁相环(PLL)电路。
例如，在电信中，锁相环(PLL)用于生成与输入参考时钟具有固定相位/频率关系的时钟。典型的PLL系统是包括相位频率检测器(PFD)、电压控制振荡器(VCO)和反馈路径的负控制系统。PFD检测在输入参考时钟与反馈时钟之间的频率和相位误差。随后，误差信号将用于调整VCO，使得输出/反馈时钟的相位/频率将适当地接近参考时钟，其因而被称为锁定参考时钟。
在许多应用中，使用电荷泵锁相环(PLL)电路。电荷泵PLL包括相位频率检测器(PFD)、电荷泵、环路滤波器及电压控制振荡器(VCO)。电荷泵PLL中广泛使用的PFD包括在参考时钟与反馈时钟之间的比较，其中，UP或DOWN信号在比较中生成并用于提供输出控制信号到VCO以便增大/降低VCO的输出的频率，其转而成为反馈时钟。
基于电荷泵的锁相环解决方案例如在“电荷泵锁相环”（"Charge-PumpPhase-LockLoops"inIEEETransactionsonCommunications,vol.com-28,no.11,November1980）中描述，并且锁相环的一般描述可在来自2002ACC的论文集的“锁相环：控制中心课程”("Phase-LockedLoops:AControlCentricTutorial"fromtheProceedingsofthe2002ACC)中找到。这些文章可提供PLL电路及其应用的基本理解。
典型的相位频率检测器具有一些缺陷，如：
1.输出控制信号本质上是模拟信号，不能在全数字PLL中使用；
2.假定在参考时钟与反馈时钟之间存在恒定频率误差，PFD产生的误差信号对于每次相位/频率比较不是恒定，而是随时间变化。这将导致在开启VCO期间无常的频率更改速率；
3.PFD具有过度控制问题，该问题可造成反馈时钟在参考时钟周围大幅振荡；
在典型的PFD中，UP信号将增大VCO的频率，并且DOWN信号将减小VCO的频率。示例过度控制问题，在开始时假设参考时钟的频率小于反馈时钟的频率：PFD生成DOWN信号以降低反馈时钟的频率。在一段时间后，参考时钟的频率将变得大于反馈时钟。然而，PFD具有滞后效应，表现在DOWN信号不能立即降低到零，而是慢慢变得越来越窄，并最终消失。冗余DOWN信号将造成反馈时钟的频率的过度降低，并且造成反馈时钟振荡。类似地，如果在开始时参考时钟的频率大于反馈时钟的频率，则UP信号将表现有如上述DOWN信号相同的行为。
发明内容
因此，目的是提供用于在锁相环电路中反馈时钟信号到参考时钟信号的快速收敛并且过度控制问题降低的方法和电路。
过度控制区域中控制信号的基本特征是其信号宽度变得越来越窄，因此，通过例如使用电压受控振荡器(VCO)，在当前UP/DOWN信号比以前UP/DOWN信号更窄时在UP/DOWN信号所示相反方向上调谐反馈时钟信号，可提供快速收敛。因此，过度控制问题以此类方式得以解决以便降低由于快速收敛造成的过度控制问题。
这在多个实施例中提供，其中第一实施例是一种用于检测数字锁相环PLL中相位/频率误差的方法。方法包括接收参考时钟信号的比较边缘和反馈时钟信号的比较边缘；基于收到的参考和反馈时钟信号的比较边缘，通过三种PFD状态UP（向上）、DOWN（向下）和IDLE（闲置）保持相位/频率检测器PFD状态机。方法还包括记录状态机处于UP或DOWN状态的当前和以前时间；基于PFD状态的转变和在记录的当前时间与记录的以前时间之间的比较，生成UP或DOWN信号；以及基于UP或DOWN信号，将数字控制信号输出到反馈频率控制装置。
通过记录状态机处于UP或DOWN状态的当前和以前时间，例如通过使用当前UP时间计数器、以前UP时间计数器、当前DOWN时间计数器和以前DOWN时间计数器，可能快速确定PLL被锁定，并因此提供快速收敛。
此外，提供了本发明的另一实施例，即相位频率检测器，即PFD。PFD包括相位/频率检测（即，PFD）状态机，该状态机布置成接收参考和反馈时钟信号的比较边缘，并且基于参考和反馈时钟信号的比较边缘，在三种PFD状态UP、DOWN和IDLE中保持PFD状态机。
PFD布置成记录状态机处于UP或DOWN状态的当前和以前时间；基于PFD状态的转变和在记录的当前时间与记录的以前时间之间的比较，生成UP或DOWN信号；以及基于UP或DOWN信号，将数字控制信号输出到反馈频率控制装置。
检测器还包括接收UP和DOWN信号的UP增益计数器和DOWN增益计数器；增益计数器提供控制PFD的灵敏度的优点，并且提供每次相位频率比较的恒定增益。
提供了本发明仍有的另一实施例，数字锁相环（即，PLL）电路。PLL包括：参考时钟信号分频器，接收参考时钟信号并且输出分频的时钟信号的比较边缘；反馈时钟信号分频器，接收反馈时钟信号并且输出分频的时钟信号的比较边缘；相位/频率检测器，即，PFD，接收分频的参考和反馈时钟信号的比较边缘，并且布置成输出与相位/频率误差有关的数字控制信号；以及反馈频率控制装置，布置成接收来自PFD的相位/频率误差有关的数字控制信号，以及控制反馈时钟信号的频率。
PFD布置成接收参考时钟信号的比较边缘，接收参考时钟信号的比较边缘，基于参考和反馈时钟信号的比较边缘在三种PFD状态UP、DOWN和IDLE中保持PFD状态机，记录状态机处于UP或DOWN状态的当前和以前时间，基于PFD状态的转变和在记录的当前时间与记录的以前时间的比较，生成UP或DOWN信号，以及基于UP或DOWN信号将数字控制信号输出到反馈频率控制装置。
实施例为诸如全数字PLL电路和混合PLL电路等数字PLL电路有利地提供了适用性，并且解决了典型PFD中的过度控制问题，以及提供了每次相位频率比较的恒定增益。
附图说明
下面将参照附图中所示的示范实施例，以非限制性方式更详细地描述本发明，其中：
图1以示意图方式示出根据本发明的锁相环装置；
图2以示意图方式示出根据本发明的相位/频率检测器装置；
图3以示意图方式示出根据本发明的方法；
图4以示意图方式示出根据本发明的分频器状态机；
图5以示意图方式示出根据本发明的相位/频率检测器状态机；以及
图6以示意图方式示出根据本发明的装置。
图形不一定按比例画出，而强调的重点是示出所述构想的原理。
具体实施方式
图1中示出根据本发明的数字锁相环(PLL)或混合PLL电路100。PLL包括分别进入以下相应分频器(divider)的参考时钟输入102和反馈时钟输入110：分频器/M101和分频器/N106。每个分频器包括连接到相位频率检测器(PFD)103的输出耦合107、111。分频器布置成将时钟参考和反馈时钟分频，使得分频的时钟具有实质上相同的频率。应注意的是，视实践中的要求而定，分频器能够是可选的。PFD布置成检测在参考时钟与反馈时钟之间的相位和/或频率差别。由于PFD在数字域中操作，因此，例如，通过提供数字控制信号到数模转换器(DAC)104，PFD又输出108数字控制信号以控制反馈控制信号的相位/频率；然而，如果所有组件是数字的，则不使用DAC。环路滤波器109可选择性地布置成接收来自DAC的模拟控制信号以便过滤信号，并且提供优化的信号到反馈频率控制装置，例如，电压受控振荡器(VCO)105；环路滤波器例如可以是低通滤波器或增益滤波器，并且可用于确定PLL电路的时间特性，通过去除诸如波纹等杂散信号来提供稳定性等。VCO输出频率/相位取决于电压控制信号的反馈信号。反馈信号在经分频器/N到PFD中的反馈环路中使用，并且可能也用作使用PLL的应用（未示出）的一部分。应注意的是，视实践中的要求而定，DAC104能够是可选的。例如，对于带有数字受控振荡器的锁相环电路，不需要DAC，其中，环路滤波器也可以是数字滤波器。
模拟PLL与数字PLL之间的主要差别是数字PLL的PFD产生误差信号，并且以数字方式输出控制信号，因此，如果电压受控振荡器用于控制反馈时钟信号的频率，则可需要数模转换器(DAC)将数字控制信号转换成模拟控制信号。
分频器逻辑和PFD逻辑由频率比参考和反馈时钟的频率更大得多（例如，两部、五倍或十倍）的高频率系统时钟驱动。PFD200在图2中示出，其中，第一时钟分频器207、第二时钟分频器206和PFD被放置在一起以提供数字控制信号来控制VCO；然而，应注意的是，分频器207和206可选择性地在PFD200外单独提供。每个分频器/M207和/N206分别接收参考时钟102和反馈时钟111，并且将与频率相关的信号输出到PFD状态机201，以及产生参考和反馈时钟信号的比较边缘，如本文档中后面将论述的一样。可选的是，每个分频器207和206能够包括用于降低初始相位/频率误差的分频器状态机。PFD状态机将在本文档中后面更详细论述；然而，PFD状态机又提供信号，指示是否要通过提供UP或DOWN信号来增大或减小VCO频率。可选的是，UP增益计数器202和DOWN增益计数器203能够用于为每个UP或DOWN信号调整增益。此外，积分器204可在UP和DOWN增益计数器后提供，并且积分器将反馈频率控制信号作为积分信号205提供到DAC104；应注意的是，PLL可没有UP/DOWN增益计数器而操作。如果没有UP/DOWN增益计数器，则将直接对每个UP和DOWN信号积分。
现在将更详细论述分频器/PFD逻辑的操作，其先相对于图3概括如下：
301.检测到参考时钟信号的上升边缘；可选地将该时钟信号分频。
302.检测到反馈时钟信号的上升边缘；可选地将该时钟信号分频。
303.有关相应上升边缘的信息可选择性地用于设置时钟分频器的分频器状态机中的状态以降低初始相位/频率误差。基于参考时钟信号或反馈时钟信号的上升边缘，时钟分频器产生参考时钟信号或反馈时钟信号的比较边缘。例如，时钟分频器/M能够每隔参考时钟信号的M个上升边缘产生参考时钟信号的比较边缘，并且时钟分频器/N能够每隔反馈时钟信号的N个上升边缘产生反馈时钟信号的比较边缘。比较边缘能够被视为分频时钟信号的上升或下降边缘。
304.参考时钟信号和反馈时钟信号的比较边缘由PDF接收并且用于保持PFD状态机以确定UP或DOWN信号是否要生成以调整反馈频率；
305.可相对于PFD状态机生成的每个UP或DOWN信号，选择性地更新UP增益计数器和DOWN增益计数器（UP/DOWN增益计数器）；
306.来自增益计数器的信号在输出到例如VCO等反馈频率控制装置之前被积分；
307.将与积分306有关的数字控制信号输出到例如VCO等反馈频率控制装置。
上述方法摘要已通过检测反馈和参考时钟信号的上升边缘以产生比较边缘进行例示；然而，应注意的是，可转而使用下降边缘或者上升和下降边缘的组合的检测；这将在下面指示。
时钟分频器能够产生其初始相位最小化的比较边缘。我们以使用参考和反馈时钟的上升边缘产生比较边缘作为示例：参考/反馈时钟信号将由具有更高得多的频率的系统时钟采样。将为两个级注册参考/反馈时钟信号以移除任何元稳定性效应，并且随后将在又一系统时钟周期内延迟采样的时钟信号以检查参考和反馈时钟信号的每个上升边缘，即，在两个周期延迟的信号等于逻辑1并且三个周期信号等于逻辑0时检测到上升边缘。参考时钟信号和反馈时钟信号均具有分频器计数器，在其中可编程和预定义最大计数值。分频器计数器将在检测到每个时钟信号上升边缘时增大一。在分频器计数器为0的每个上升边缘，生成比较边缘。计数值在达到预定义的最大计数值时跳跃(warp)至0；最大计数值可以是关注的任何值，如2、4、6、10、11或甚至诸如256等更高的值。因此，通过设置不同最大计数值，可实现不同分频器比率。备选，参考和反馈时钟的下降边缘可用于在类似过程中产生比较边缘。
在重置后，PLL将尝试基于初始检测到的相位误差，即在参考时钟信号的第一比较边缘与反馈时钟信号的第一比较边缘之间的差别，降低频率/相位误差。然而，在参考时钟信号的第一比较边缘落后于反馈时钟信号的第一比较边缘，但参考时钟信号的频率大于反馈时钟信号时，或者在反馈时钟信号的第一比较边缘落后于参考时钟信号的第一比较边缘，但反馈时钟信号的频率大于参考时钟信号时，初始调整是相反的以降低频率/相位误差。因此，如果初始相位误差大，则它将增大锁定时间。为最小化初始相位误差，利用了包括三个不同PFD状态的分频器状态机：IDLE（闲置）401、DIVIDE（分频）402和SYNC（同步）403。例如，在重置后，状态机将进入IDLE状态，然后如果参考时钟和反馈时钟信号的上升边缘同时出现，则分频器将利用分频器状态机并且离开IDLE状态，进入DIVIDE状态402，以及同时启动参考和反馈分频器计数器。否则，分频器将查找参考时钟信号的上升边缘并且进入SYNC状态。在SYNC状态中，将只启动用于参考时钟信号的分频器计数器。如果找到反馈时钟的上升边缘，则分频器将最终进入DIVIDE模式。同时，将启动用于反馈时钟信号的分频器计数器。两个分频器计数器均将自由运行，并且在DIVIDE状态生成比较边缘。此外，如果重置系统，则进入IDLE状态。此外，应注意的是，可以类似方式使用参考和反馈时钟信号的下降边缘而不是上升边缘。
图4可在下表表1中概括如下：
表1
例如通过先将参考时钟信号上升边缘检测为第一参考时钟信号比较边缘，并且随后检测与第一参考时钟信号比较边缘相邻的反馈时钟信号的上升边缘，以及将该边缘确定为反馈时钟信号的第一比较边缘，执行降低初始相位误差；这样，使参考和反馈时钟信号的第一比较边缘保持尽可能靠近。应注意的是，可先检测到反馈时钟信号的上升边缘，然后检测到参考时钟信号的上升边缘。
如图5所示，相位频率检测器(PFD)也具有状态机，其中，PFD状态机具有三种状态：IDLE501、UP502和DOWN503。在重置后，PFD状态机进入IDLE状态，并且如果检测到反馈比较边缘，即反馈时钟信号的比较边缘，而未检测到参考比较边缘，即参考时钟信号的比较边缘，则PFD状态机进入/转变到DOWN状态，或者如果检测到参考比较边缘，但未检测到反馈比较边缘，则PFD状态机进入UP状态。基于状态机，可轻松检测到周跳(cycleslip)：PFD状态机在UP状态中出现参考比较边缘时，或者PFD状态机在DOWN状态中出现反馈比较边缘时，发生周跳。
图5可在下表表2中概括如下：
表2
相对于PFD状态机，保持了四个计数器：
当前UP时间计数器：记录状态机保持在UP状态的时长。在状态机返回IDLE状态时或者在UP状态中发生周跳时，此计数器将被清空。否则，在UP状态中在每个系统时钟周期它增大1。
以前UP时间计数器：记录在以前时间状态机保持在UP状态的时长。它将在状态机进入DOWN状态时始终被清空。在UP状态中发生周跳时它也将被清空。以前UP时间计数器将在从UP状态到IDLE状态的转变时从当前UP时间计数器获得值。
当前DOWN时间计数器：记录状态机保持在DOWN状态的时长。在状态机返回IDLE状态时或者在DOWN状态中发生周跳时，此计数器将被清空。否则，在DOWN状态中在每个系统时钟周期它增大1。
以前DOWN时间计数器：记录在以前时间状态机保持在DOWN状态的时长。它将在状态机进入UP状态时始终被清空。在DOWN状态中发生周跳时它也将被清空。以前DOWN时间计数器将在从DOWN状态到IDLE状态的转变时从当前DOWN时间计数器获得值。
视在当前DOWN/UP与以前DOWN/UP时间计数器之间的关系而定，在从UP或DOWN到IDLE状态的转变时，将可能生成UP/DOWN信号。UP和DOWN生成准则及对相位检测的支持可通过逻辑方案进行描述，并且UP信号生成可从以下所述确定：
if(从UP转变到IDLE)then
if(当前UP时间计数器<以前UP时间计数器)then
UP=‘0’
else
UP=‘1’;
endif;
elseif(从DOWN转变到IDLE)then
if(当前DOWN时间计数器<以前DOWN时间计数器)then
UP=‘1’;
else
UP=‘0’;
endif;
else
UP=‘0’;
endif;
类似地，DOWN信号可如下所述生成：
if(从DOWN转变到IDLE)then
if(当前DOWN时间计数器<以前DOWN时间计数器)then
DOWN=‘0’;
else
DOWN=‘1’;
endif;
elseif(从UP转变到IDLE)then
if(当前UP时间计数器<以前UP时间计数器)then
DOWN=‘1’;
else
DOWN=‘0’;
endif;
else
DOWN=‘0’;
endif;
UP/DOWN增益计数器优选是在每个UP/DOWN信号上增大1的二进制计数器，信号可用于降低反馈环路的灵敏度。在UP/DOWN增益计数器的每次溢出时，积分器将增大/降低1；增益计数器的最大计数值可调整为任何适合的数字。应注意的是，UP/DOWN增益计数器可在PFD200中提供。增益计数器的有用性可例如通过以下方式示出：考虑如果没有增益计数器，则每个UP和DOWN信号将直接积分；例如，如果有100个UP脉冲，则VCO的电压将增大100个步长，然而，如果存在溢出值为100的UP增益计数器，则VCO的电压将只增大1个步长。N比特计数器能够通过以下方式降低用于每个UP/DOWN信号的增益：
积分器也优选是二进制计数器，它响应UP/DOWN增益计数器的每次溢出。UP增益计数器上的溢出将使积分器增大1，并且DOWN增益计数器上的溢出将使积分器减小1。积分器在到达其最大值时不跳跃至0，即，不溢出，并且积分器在到达0时，不跳跃至最大值，即，不下溢。积分器的初始值可以是可编程的，使得反馈时钟的初始频率能够设置成靠近参考时钟，这将降低PLL锁定时间。
在参考时钟与反馈时钟信号之间的几个连续相位误差小于阈值时，将PLL视为已锁定。在此实施例中，锁定检测器保持二进制锁定计数器。在当前UP时间计数器或当前DOWN时间计数器大于指示锁定状态中最大可允许相位误差的预定义的阈值时，二进制锁定计数器被清空。否则，二进制锁定计数器将在每个参考比较边缘增大。二进制锁定计数器值大于预定义的阈值时，生成锁定信号。二进制锁定计数器在达到最大阈值时不跳跃至0。
在一个实施例中，PFD200可在如图6所示的处理装置600中提供，并且处理装置600包括至少一个处理单元601、至少一个计算机可读存储单元602、至少一个输入603和604及至少一个输出605。处理单元布置成执行PFD的操作，例如在软件或硬件指令集中。处理单元可包括微处理器、数字信号处理器(DSP)或专用集成电路(ASIC)。其它实施例可包括门逻辑电路，例如在现场可编程门阵列(FPGA)中，或者在诸如逻辑电路等离散组件中。计算机可读存储单元可包括任何类型的适合易失性和/或非易失性存储器。应注意的是，PFD的所有组件可安装到一个处理装置600中，例如，图2所示的组件，或者只是PFD的一部分，例如，PFD状态机201或PFD状态机201和分频器101与106，或图2所示组件的其它组合。
应注意的是，“包括”一词并不排除所列元素或步骤外其它元素或步骤的存在，并且元素前的数词“一”并不排除存在多个此类元素。还应注意的是，任何标号不限制权利要求的范围，本发明可至少部分借助于硬件和软件实现，以及几个“部件”或“单元”可由相同的硬件项表示。
上面提到和描述的实施例只作为示例提供，不应限制本发明。本领域的技术人员将明白如下面专利权利要求中所述的本发明范围内的其它解决方案、使用、目的和功能。

Claims (16)

1.一种用于检测数字锁相环PLL中相位/频率误差的方法，包括：
-接收（301，302）参考时钟信号的比较边缘和反馈时钟信号的比较边缘；
-基于所述收到的所述参考和反馈时钟信号的比较边缘，通过三种相位/频率检测器PFD状态UP（向上）(502)、DOWN（向下）(503)和IDLE（闲置）(501)保持PFD状态机(304)，其中在重置后所述PFD状态机进入IDLE状态，并且如果检测到所述反馈时钟信号的比较边缘而未检测到所述参考时钟信号的比较边缘，则所述PFD状态机转变到DOWN状态，或者如果检测到所述参考时钟信号的比较边缘但未检测到所述反馈时钟信号的比较边缘，则所述PFD状态机转变到UP状态，以及如果所述参考时钟信号的比较边缘在所述PFD状态机在DOWN状态中时被检测到或所述反馈时钟信号的比较边缘在所述PFD状态机在UP状态中时被检测到，则所述PFD状态机转变到IDLE状态；
-记录所述状态机处于UP或DOWN状态的当前和以前时间；
-基于PFD状态的转变和在记录的当前时间与记录的以前时间之间的比较，生成UP或DOWN信号；以及
-基于所述UP或DOWN信号，将数字控制信号输出到反馈频率控制装置(105)。
2.如权利要求1所述的方法，其中通过使用当前UP时间计数器、以前UP时间计数器、当前DOWN时间计数器和以前DOWN时间计数器，记录所述状态机处于UP或DOWN状态的当前和以前时间。
3.如权利要求2所述的方法，其中基于所述记录的当前和以前时间生成UP或DOWN信号包括：
-如果在从UP状态到IDLE状态的转变时所述当前UP时间计数器不小于所述以前UP时间计数器，或者如果在从DOWN状态到IDLE状态的转变时所述当前DOWN时间计数器小于所述以前DOWN时间计数器，则生成UP信号；以及
-如果在从DOWN状态到IDLE状态的转变时所述当前DOWN时间计数器不小于所述以前DOWN时间计数器，或者如果在从UP状态到IDLE状态的转变时所述当前UP时间计数器小于所述以前UP时间计数器，则生成DOWN信号。
4.如前面权利要求任一项所述的方法，其中保持所述PFD状态机包括：
-在IDLE状态中未检测到所述反馈时钟信号的比较边缘，而检测到所述参考时钟信号的比较边缘时，将PFD状态机状态从IDLE转变成UP；
-在UP状态中检测到所述反馈时钟信号的比较边缘时，将PFD状态机状态从UP转变成IDLE；
-在IDLE状态中未检测到所述参考时钟信号的比较边缘，而检测到所述反馈时钟信号的比较边缘时，将PFD状态机状态从IDLE转变成DOWN；
-在DOWN状态中检测到所述参考时钟信号的比较边缘时，将PFD状态机状态从DOWN转变成IDLE。
5.如权利要求1-3任一项所述的方法，还包括使用分频器状态机降低所述参考和反馈时钟信号的所述比较边缘的初始相位误差。
6.如权利要求5所述的方法，包括将所述分频器状态机设置(303)到三种状态之一：IDLE(401)、SYNC（同步）(403)和DIVIDE（分频）(402)，并且查找与参考时钟信号的第一比较边缘相邻的反馈时钟信号的第一比较边缘。
7.如权利要求1-3任一项所述的方法，还包括基于所述UP或DOWN信号更新UP增益计数器(202)和DOWN增益计数器(203)。
8.如权利要求7所述的方法，还包括通过检测所述UP增益计数器(202)和所述DOWN增益计数器(203)的溢出，更新积分器(204)。
9.如权利要求1-3任一项所述的方法，还包括检测在所述参考与反馈时钟信号之间的周跳，其中如果所述参考时钟信号的比较边缘在所述UP状态中出现，或者如果所述反馈时钟信号的比较边缘在所述DOWN状态中出现，则检测到所述周跳。
10.如权利要求1-3任一项所述的方法，其中可基于所述参考/反馈时钟信号的上升边缘或所述参考/反馈时钟信号的下降边缘来生成所述比较边缘。
11.一种相位/频率检测器(200)，即PFD，包括：
-相位/频率检测，即，PFD，状态机(201)，布置成接收参考和反馈时钟信号的比较边缘，并且基于所述参考和反馈时钟信号的所述比较边缘，在三种PFD状态UP(502)、DOWN(503)和IDLE(501)中保持所述PFD状态机，在重置后所述PFD状态机进入IDLE状态，并且如果检测到所述反馈时钟信号的比较边缘而未检测到所述参考时钟信号的比较边缘，则所述PFD状态机转变到DOWN状态，或者如果检测到所述参考时钟信号的比较边缘但未检测到所述反馈时钟信号的比较边缘，则所述PFD状态机转变到UP状态，以及如果所述参考时钟信号的比较边缘在所述PFD状态机在DOWN状态中时被检测到或所述反馈时钟信号的比较边缘在所述PFD状态机在UP状态中时被检测到，则所述PFD状态机转变到IDLE状态；
其中所述PFD布置成：
-记录所述状态机处于UP或DOWN状态的当前和以前时间；
-基于PFD状态的转变和在记录的当前时间与记录的以前时间之间的比较，生成UP或DOWN信号；以及
-基于所述UP或DOWN信号，将数字控制信号输出到反馈频率控制装置。
12.如权利要求11所述的检测器，还包括接收所述UP和DOWN信号的UP增益计数器(202)和DOWN增益计数器(203)。
13.如权利要求12所述的相位/频率检测器，还包括接收来自所述UP或DOWN增益计数器（202，203）之一的溢出信号并且布置成将数字控制信号输出(205)到反馈频率控制装置(105)的积分器(204)。
14.如权利要求11所述的检测器，还包括：
-第一时钟分频器(207)，布置成接收所述参考时钟信号，并且提供所述参考时钟信号的所述比较边缘；以及
-第二时钟分频器(206)，布置成接收所述反馈时钟信号，并且提供所述反馈时钟信号的所述比较边缘；
其中所述第一时钟分频器(207)和所述第二时钟分频器(206)每个包括分频器状态机以降低所述比较边缘的初始相位误差。
15.一种数字锁相环，即，PLL，电路(100)，包括：
-参考时钟信号分频器（101，207），接收参考时钟信号并且输出所述参考时钟信号的比较边缘；
-反馈时钟信号分频器（106，206），接收反馈时钟信号并且输出所述反馈时钟信号的比较边缘；
-相位/频率检测器(103)，即，PFD，接收所述参考和反馈时钟信号的所述比较边缘，并且布置成输出与相位/频率误差有关的数字控制信号；以及
-反馈频率控制装置(105)，布置成接收来自所述PFD的所述相位/频率误差有关的所述数字控制信号，以及控制所述反馈时钟信号的频率；
其中所述PFD布置成：
-接收所述参考时钟信号的所述比较边缘；
-接收所述反馈时钟信号的所述比较边缘；
-基于所述参考和反馈时钟信号的所述比较边缘，在三种PFD状态UP(502)、DOWN(503)和IDLE(501)中保持PFD状态机(201)，在重置后所述PFD状态机进入IDLE状态，并且如果检测到所述反馈时钟信号的比较边缘而未检测到所述参考时钟信号的比较边缘，则所述PFD状态机转变到DOWN状态，或者如果检测到所述参考时钟信号的比较边缘但未检测到所述反馈时钟信号的比较边缘，则所述PFD状态机转变到UP状态，以及如果所述参考时钟信号的比较边缘在所述PFD状态机在DOWN状态中时被检测到或所述反馈时钟信号的比较边缘在所述PFD状态机在UP状态中时被检测到，则所述PFD状态机转变到IDLE状态；
-记录所述状态机处于UP或DOWN状态的当前和以前时间；
-基于PFD状态的转变和在记录的当前时间与记录的以前时间之间的比较，生成UP或DOWN信号；以及
-基于所述UP或DOWN信号，将所述数字控制信号输出到所述反馈频率控制装置。
16.如权利要求15所述的数字锁相环电路，其中所述PLL是全数字PLL或混合PLL之一。
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