TWI816258B - 時脈和資料回復電路 - Google Patents

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Abstract

一種時脈和資料回復電路包含一壓控振盪器、一頻率檢測器以及一控制電路，該壓控振盪器用以依據一電壓訊號產生一時脈訊號，該頻率檢測器用以依據該輸入資料訊號的複數個取樣結果來檢測是否需要提高該時脈訊號的一頻率，並對應地產生一第一上升控制訊號，該控制電路耦接於該壓控振盪器與該頻率檢測器，並且用以依據該第一上升控制訊號以調整該電壓訊號，在檢測到該時脈訊號的頻率被鎖定後，該時脈和資料回復電路操作在一資料回復模式，並且該頻率檢測器用以檢測在該資料回復模式下是否需要提高該時脈訊號的該頻率。

Description

時脈和資料回復電路
本發明係關於一種時脈和資料回復(clock and data recovery,CDR)電路，尤其關於一種在資料回復模式下具有頻率控制能力的CDR電路
為了將資料從一裝置傳送到另一裝置，接收裝置必須知道何時對其從發送裝置接收的資料訊號進行取樣。通常來說，一相位鎖定迴路(phase lock loop,PLL)可用以產生必要的頻率波形。接收裝置需要一時脈對齊和再生電路，諸如PLL及/或延遲鎖定迴路(delay locked loop,DLL)，以從參考時脈訊號重新產生正確的時脈頻率，並且同步時脈與輸入資料。具備有PLL電路的時脈和資料回復(clock and data recovery,CDR)電路是一種通常被使用於藉由使用一參考時脈訊號以輸出資料以及同步時脈的電路。
然而，提供給PLL電路及/或CDR電路的參考時脈訊號的頻率精確度是影響資料回復正確性的一關鍵因素。如果參考時脈的頻率發生漂移，就會出現不希望發生的取樣錯誤並且無法正確地回復資料。當參考時脈訊號由一振盪器電路而非一晶體振盪器(crystal oscillator)提供時，參考時脈的頻率漂移問題會更加嚴重。
因此，迫切需要一種在資料回復模式下具備頻率控制能力(包含頻率漂移檢測以及調整)以補償參考時脈頻率漂移的創新CDR電路。
本發明之一目的在於提供一種在資料回復模式下具備頻率控制能力的創新CDR電路，以補償參考時脈的頻率漂移。
本發明一實施例揭示了一種時脈和資料回復電路用以從一輸入資料訊號回復時脈以及資料信息，該時脈和資料回復電路包含一壓控振盪器、一頻率檢測器以及一控制電路，該壓控振盪器用以依據一電壓訊號產生一時脈訊號，該頻率檢測器用以依據該輸入資料訊號的複數個取樣結果來檢測是否需要提高該時脈訊號的一頻率，並對應地產生一第一上升控制訊號，該控制電路耦接於該壓控振盪器與該頻率檢測器，並且用以依據該第一上升控制訊號調整該電壓訊號，其中在檢測到該時脈訊號的頻率被鎖定後，該時脈和資料回復電路操作在一資料回復模式，並且該頻率檢測器用以檢測在該資料回復模式下是否需要提高該時脈訊號的該頻率。
本發明另一實施例揭示了一種時脈和資料回復電路用以從一輸入資料訊號回復時脈以及資料信息，該時脈和資料回復電路包含一壓控振盪器、一頻率檢測器、一相位檢測器、一電荷幫浦電路以及一控制電路。該壓控振盪器是用以依據一電壓訊號產生一時脈訊號，該頻率檢測器是用以依據該輸入資料訊號的複數個取樣結果來檢測是否需要提高該時脈訊號的一頻率，並對應地產生一第一上升控制訊號，該相位檢測器是用以接收該輸入資料訊號和該時脈訊號，並依據該輸入資料訊號的取樣結果以檢測該時脈訊號是相位超前或是相位落後，且進而產生一第二上升控制訊號和一第一下降控制訊號，該電荷幫浦電路耦接於該壓控振盪器以及該相位檢測器，並且用以依據第二上升控制訊號以及該第一下降控制訊號調整該電壓訊號，該控制電路耦接於該壓控振盪器與該頻率檢測器，並且用以依據該第一上升控制訊號調整該電壓訊號。在檢測到該 時脈訊號的頻率被鎖定後，該時脈和資料回復電路操作在一資料回復模式，並且該頻率檢測器以及該相位檢測器操作在該資料回復模式。
本發明另一實施例揭示了一種時脈和資料回復電路，用以從一輸入資料訊號回復時脈以及資料信息，該時脈和資料回復電路包含一時脈回復模組以及一資料回復模組。該時脈回復模組是用以操作在一時脈回復模式鎖定一時脈訊號的一頻率，該資料回復模組是用以操作在一資料回復模式，並依據該輸入資料訊號回復資料信息。在檢測到該時脈訊號的頻率被鎖定後，該時脈和資料回復電路從該時脈回復模式切換到該資料回復模式，以及該資料回復模組包含一壓控振盪器、一電荷幫浦電路、一頻率檢測器以及一控制電路，該壓控振盪器是用以依據一電壓訊號產生該時脈信，該電荷幫浦電路耦接於該壓控振盪器，並且用以依據上升控制訊號以及該下降控制訊號調整該電壓訊號，該頻率檢測器是用以依據該輸入資料訊號的複數個取樣結果來檢測是否需要提高該時脈訊號的該頻率，並對應地產生一補充上升控制訊號，該控制電路耦接於該壓控振盪器與該頻率檢測器，並且用以依據該補充上升控制訊號進一步調整該電壓訊號。
100:時脈和資料回復電路(CDR)電路
110:相位頻率檢測器(PFD)
120:電荷幫浦電路
130:壓控振盪器(VCO)
140:除頻器
150:低通濾波器(LPF)
160:多工器
170:相位檢測器(PD)
180:頻率檢測器(FD)
190:控制電路
200:鎖定檢測器
S302,S304,S306,S308:步驟
第1圖為依據本發明一實施例之一時脈和資料回復(clock and data recovery,CDR)電路的示例性方塊圖。
第2圖為依據本發明一實施例之依據不同時脈相位的時脈訊號對輸入資料訊號進行取樣的示意圖。
第3圖為依據本發明一實施例之在資料回復模式下使用具備頻率控制能力的時脈和資料回復電路從輸入資料訊號中回復時脈和資料信息的方法的流程圖。
第4圖為依據本發明一實施例之時脈訊號CLK_Sig的頻率CLK_F在資料回復模式的變化過程的示意圖。
第1圖為依據本發明一實施例之一時脈和資料回復(clock and data recovery,CDR)電路的示例性方塊圖。CDR電路100可以在一時脈回復模式以及一資料回復模式之間切換，並且用以從輸入資料訊號來回復時脈和資料信息。CDR電路100最初可以被操作在時脈回復模式以依據一參考訊號Ref_CLK來鎖定一時脈訊號CLK_Sig的一頻率，並且在一鎖定指示訊號PLL_LOCK指出時脈訊號CLK_Sig的頻率被鎖定後，再切換到資料回復模式以回復資料信息。
CDR電路100可以包含一時脈回復模組以及一資料回復模組。該時脈回復模組包含多個操作於時脈回復模式的電路，用以鎖定時脈訊號CLK_Sig的頻率，該資料回復模組亦包含多個操作於資料回復模式下的電路，用以根據輸入資料訊號回復資料信息。值得注意的是，該時脈回復模組和該資料回復模組可以共享包含在CDR電路100中的一或多個電路。舉例來說，CDR電路100的電荷幫浦(charge pump)電路120、壓控振盪器(voltage controlled oscillator,VCO)130、低通濾波器(low pass filter,LPF)150及/或多工器160可以被時脈回復模組和資料回復模組共享。因此，電荷幫浦電路120、VCO 130、LPF 150以及多工器160可以是時脈回復模組的一部分，也可以是資料回復模組的一部分。
在本發明的實施例中，時脈回復模組可以包含一相位頻率檢測器(phase frequency detector,PFD)110、電荷幫浦電路120、VCO 130、一除頻器(frequency divider)140、LPF 150以及多工器160，且資料回復模組可以包含一相位檢測器(phase detector,PD)170、一頻率檢測器(frequency detector,FD)180、一控制電路190、多工器160、電荷幫浦電路120、LPF 150以及VCO 130。
在時脈和資料回復的過程開始時，時脈回復模組可以導通一時脈回復迴路，以依據參考訊號Ref_CLK來鎖定VCO 130產生的時脈訊號CLK_Sig的頻率。PFD 110用以接收參考訊號Ref_CLK和除頻器140所產生的一回授訊號FB，並檢測參考訊號Ref_CLK和回授訊號FB之間的相位差(或頻率差)並對應地產生一上升控制訊號PFD_UP以及一下降控制訊號PFD_DN。上升控制訊號PFD_UP以及下降控制訊號PFD_DN可以是脈寬可調整的脈衝訊號。當檢測到參考訊號Ref_CLK的相位領先於回授訊號FB的相位時(或者檢測到參考訊號Ref_CLK的頻率高於回授訊號FB的頻率時)，PFD 110可以在上升控制訊號PFD_UP中產生一「上」脈衝。當檢測到參考訊號Ref_CLK的相位落後於回授訊號FB的相位時(或者檢測到參考訊號Ref_CLK的頻率低於回授訊號FB的頻率時)，PFD 110可以在下降控制訊號PFD_DN中產生一「下」脈衝。
多工器160耦接於PFD 110、PD 170以及電荷幫浦電路120，並用以因應鎖定指示訊號PLL_LOCK來選擇PFD 110或PD 170所產生的上升控制訊號和下降控制訊號以作為多工訊號UP_mux以及DN_mux，並且將多工訊號UP_mux以及DN_mux輸出至電荷幫浦電路120。鎖定指示訊號PLL_LOCK是由鎖定檢測器200所產生。鎖定檢測器200用以依據參考訊號Ref_CLK和回授訊號FB檢測時脈訊號CLK_Sig的頻率是否被鎖定，並且對應地產生鎖定指示訊號PLL_LOCK。舉例來說，鎖定指示訊號PLL_LOCK的值可以初始設定為0以指出時脈訊號CLK_Sig的頻率還沒有被鎖定。當PLL_LOCK=0時，CDR電路100被操作於時脈回復模式，並且時脈回復迴路是由如上述的時脈回復模組進行。因應尚未鎖定的條件PLL_LOCK=0，多工器160輸出由PFD 110所產生的上升控制訊號PFD_UP和下降控制訊號PFD_DN以作為多工訊號UP_mux和DN_mux。
電荷幫浦電路120耦接於壓控振盪器130，並用以根據多工訊號UP_mux以及DN_mux調整壓控振盪器130的電壓訊號。例如，電荷幫浦電路120 可以分別在一充電路徑和一放電路徑中包含一或多個電流源。當多工訊號UP_mux具備「上」脈衝時(例如，當多工訊號UP_mux的值為「1」時)，一充電電流IUP會傳導到充電路徑以調整在VCO 130的輸入端所提供的電壓訊號(例如增加其電壓)。另一方面，當多工訊號DN_mux具備「下」脈衝時(例如，當多工訊號DN_mux的值為「1」時)，一放電電流IDN會傳導到放電路徑以調整在VCO 130的輸入端所提供的電壓訊號(例如，降低其電壓)。
VCO 130用以依據其輸入端所提供的電壓訊號產生具有多個時脈相位(例如，0度、90度、180度和270度)的時脈訊號CLK_Sig。時脈訊號CLK_Sig(其具有任一相位)則被提供給除頻器140。除頻器140耦接於壓控振盪器130與PFD 110之間，並用以依據時脈訊號CLK_Sig以及一頻率比例因子(frequency scale factor)以產生回授訊號FB。時脈回復模組可以實現為一鎖相迴路(phase lock loop,PLL)電路，並且LPF 150被配置為提供濾波功能，以增加PLL電路的穩定性。
依據本發明的實施例，參考訊號Ref_CLK可由振盪器電路(第1圖中未示出)所產生。為了補償振盪器電路所產生的參考時脈Ref_CLK中不期望出現的頻率漂移，CDR電路100被設計為在資料回復模式下具有頻率控制能力(包含頻率漂移檢測和調整)。透過在VCO 130的輸入端引入額外的充電路徑，VCO 130所產生的時脈訊號CLK_Sig的頻率可以在資料回復模式下進行進一步的調整。如此一來，可以透過調整時脈訊號CLK_Sig的頻率來補償參考時脈Ref_CLK的頻率漂移，以解決參考時脈Ref_CLK的頻率漂移會導致資料回復不正確的問題。
如上所述，鎖定檢測器200用以檢測時脈訊號CLK_Sig的頻率是否被鎖定並對應地產生鎖定指示訊號PLL_LOCK。當鎖定檢測器200檢測到時脈訊號CLK_Sig的頻率被鎖定於參考時脈Ref_CLK的頻率時，鎖定檢測器200將鎖定指示訊號PLL_LOCK的值設定為1。當PLL_LOCK=1時，CDR電路100被操作於資料回復模式，以及資料回復模組會導通資料回復迴路。因應鎖定的條件 PLL_LOCK=1，多工器160輸出由PD 170所產生的向上控制訊號PD_UP以及向下控制訊號PD_DN以作為多工訊號UP_mux和DN_mux。
請注意到，當時脈訊號CLK_Sig的頻率被鎖定時，時脈訊號CLK_Sig的頻率(標示為CLK_F)實質上等於參考時脈Ref_CLK的頻率(標示為Ref_F)乘以除頻器140的頻率比例因子(標記為SF)，即CLK_F=Ref_F*SF。在本發明的實施例中，假設CDR電路100的目的是最後可以將時脈訊號CLK_Sig的頻率鎖定到目標時脈頻率(標示為Target_F)，以正確地從輸入資料訊號中回復資料信息，其中目標時脈頻率與輸入資料訊號的資料速率(data rate)有關，也可以是VCO接收輸入資料所需的頻率，除頻器140的頻率比例因子SF可以被很好地設計，使得當CDR電路100離開時脈回復模式時，時脈訊號CLK_Sig的頻率CLK_F接近但低於目標時脈頻率Target_F。舉例來說，當鎖定檢測器200檢測到時脈訊號CLK_Sig的頻率CLK_F被鎖定時，時脈訊號CLK_Sig的頻率CLK_F可以低於目標時脈頻率Target_F。
舉例來說，假設輸入資料訊號的資料速率為10GHz且CDR電路100的VCO 130設計為一半速率(half-rate)VCO，則目標時脈頻率Target_F可為5GHz。在本發明的一實施例中，如果目標時脈頻率Target_F與參考時脈Ref_CLK的頻率Ref_F之間的關係表示為：Target_F=Ref_F*SF_A，其中SF_A可以代表實際需要的頻率比例因子，除頻器140的頻率比例因子SF可以設定為低於實際需要的頻率比例因子SF_A的值。在本發明的一實施例中，SF=0.9*SF_A。因此，在本實施例中，時脈回復模組(或PLL電路)的鎖定條件可以是CLK_F=Ref_F*SF=0.9*Target_F。
因此，在本發明的實施例中，CDR電路100是用以在時脈回復模式下將時脈訊號CLK_Sig的頻率鎖定到接近但低於目標時脈頻率的一頻率，然後在資料回復模式開始時進一步將時脈訊號CLK_Sig的頻率鎖定到目標時脈頻率(即， 回復該時脈信息)，並且在資料回復模式中也回復該資料信息。
如上所述，CDR電路100在檢測到時脈訊號CLK_Sig的頻率被鎖定後從時脈回復模式切換到資料回復模式。在資料回復模式下，PD 170用以接收輸入資料訊號(諸如第1圖所示的差動輸入資料訊號DATA+和DATA-)，從VCO 130接收時脈訊號CLK_Sig，根據輸入資料訊號的取樣結果檢測時脈訊號CLK_Sig的相位領先或相位落後，並對應地產生上升控制訊號PD_UP和下降控制訊號PD_DN。
具體來說，在本發明的實施例中，PD 170可以從VCO 130接收具有不同時脈相位的時脈訊號CLK_Sig，以對輸入資料訊號進行取樣。第2圖為依據本發明一實施例之依據不同時脈相位的時脈訊號對輸入資料訊號進行取樣的示意圖，其中資料訊號DATA表示輸入資料訊號，可以是輸入資料訊號DATA+也可以是輸入資料訊號DATA-，時脈訊號CKI代表同相時脈訊號(例如具有0度時脈相位的時脈訊號CLK_Sig)，時脈訊號CKQ代表正交相位時脈訊號(例如具有90度時脈相位的時脈訊號CLK_Sig)。通常情況下，同相時脈訊號CKI被使用於對資料訊號DATA的資料部分進行取樣，而正交時脈訊號CKQ則被使用於對相對應資料的邊緣進行取樣。PD 170可以根據資料取樣結果和邊緣取樣結果來檢測時脈訊號CLK_Sig的相位是否領先或落後於可用於正確回復資料信息的目標時脈訊號(例如具有目標時脈頻率的時脈訊號)的相位。
第2圖中的記號Ax表示當前時脈週期中的第x筆資料取樣結果(例如圖中所示的Clock_Cycle[n])，第2圖中的記號Tx表示當前時脈週期的第x個邊緣取樣結果，記號Ax'表示下一個時脈週期的第x筆資料取樣結果，其餘依此類推，其中由於時脈訊號CKI和CKQ之間的相位差為90度，因此時脈訊號CKQ為同一時脈週期內時脈訊號CKI的90度落後版本。PD 170可透過檢測兩個連續樣本之間的轉變(即，從邏輯「0」到邏輯「1」或從邏輯「1」到邏輯「0」)的發生來檢測 時脈訊號CLK_Sig的相位超前或相位落後。舉例來說，PD 170可以對至少兩個取樣結果(諸如取樣結果Ax和Tx、A(x+1)和T(x+1)、A(x+1)和Tx及/或其任何組合)執行一些邏輯運算，以檢測兩個連續樣本之間轉換的發生。
在本發明的一實施例中，PD 170可以對在同一時脈週期內得到的第x筆資料和邊緣取樣結果(例如第x筆資料取樣結果及其後續邊緣取樣結果)執行邏輯運算(諸如互斥或(XOR)運算)以獲得一計算結果，收集上述一或多個計算結果(例如第x和第(x+1)個取樣結果所對應的計算結果)，並依據所收集的計算結果來產生上升控制訊號PD_UP(例如，PD 170可以對當前時脈週期所收集到的相對應計算結果執行一或(OR)運算以產生上升控制訊號PD_UP)。此外，PD 170可以對在相同時脈週期或不同時脈週期(例如相鄰時脈週期)中獲得的資料取樣結果和邊緣取樣結果(例如，第x個邊緣取樣結果及其後續資料取樣結果，其中邊緣取樣結果及其後續資料取樣結果可以在相同或不同的時脈週期內)以得到計算結果，收集上述一或多個計算結果，並且依據所收集的計算結果產生下降控制訊號PD_DN。
以資料取樣結果A1、A2、A1'以及邊緣取樣結果T1和T2為例子，PD 170可以對取樣結果A1與T1進行互斥或(XOR)運算以得到一第一計算結果，對取樣結果A2與T2進行互斥或(XOR)運算以得到一第二計算結果，並且對第一與第二計算結果進行一或(OR)運算以產生上升控制訊號PD_UP。另外，PD 170可以對取樣結果T1與A2執行互斥或(XOR)運算以獲得一第三計算結果，對取樣結果T2與A1'執行互斥或(XOR)運算以獲得一第四計算結果，並且對第三與第四計算結果進行一或(OR)運算以產生下降控制訊號PD_DN。上升控制訊號PD_UP和下降控制訊號PD_DN可以是脈寬可調整的脈衝訊號。當檢測到時脈訊號CLK_Sig的相位落後於目標時脈訊號的相位時，可以在上升控制訊號PD_UP中產生一「上」脈衝(例如透過上述邏輯操作)。當檢測到時脈訊號CLK_Sig的相位領先於目標時脈訊號 的相位時，可以在下降控制訊號PD_DN中產生一「下」脈衝(例如透過上述邏輯操作)。
在本發明的實施例中，更將資料取樣結果和邊緣取樣結果(諸如第2圖所示的資料取樣結果A1、A2、A1'以及邊緣取樣結果T1和T2)提供給頻率檢測器(FD)180。FD 180用以依據從PD 170獲得的輸入資料訊號的取樣結果來檢測是否需要增加時脈訊號CLK_Sig的頻率，並對應地產生一補充向上控制訊號FD_UP。舉例來說，當FD 180依據輸入資料訊號的取樣結果檢測到時脈訊號CLK_Sig的相位落後於目標時脈訊號的相位時，FD 180產生具有「上」脈衝的補充上升控制訊號FD_UP，進而控制控制電路190在VCO 130的輸入端提供額外的充電電流IFD_UP，以增加時脈訊號CLK_Sig的頻率CLK_F。需注意的是，在本發明的某些實施例中，可以在FD 180之前增加一解串器(deserializer)以對資料取樣結果和邊緣取樣結果進行解串(deserializing)。
假設FD 180在一個時脈週期內獲得多個資料取樣結果D[0]~D[N]和多個邊緣取樣結果E[0]~E[N]，FD 180可以對至少兩個連續的資料取樣結果(例如D[y]和D[y+1])以及相關的邊緣取樣結果(例如E[y])進行一些邏輯運算，以獲得與第y個取樣結果相關的計算結果，收集與相同時脈週期相關的一或多個計算結果並依據所收集的計算結果以產生補充上行控制訊號FD_UP。
舉例來說，FD 180可以對取樣結果D[y]和E[y]進行互斥或(XOR)運算以獲得一第一計算結果，對取樣結果E[y]和D[y+1]進行互斥或(XOR)運算以獲得一第二計算結果，以及對第一與第二計算結果進行一及(AND)運算以得到與第y個取樣結果相關的計算結果FD_UP[y]。再舉例來說，FD 180可以對取樣結果D[y+1]和E[y+1]進行互斥或(XOR)運算以獲得一第三計算結果，對取樣結果E[y+1]和D[y+2]進行互斥或(XOR)運算以得到一第四計算結果，並且對第三和第四計算結果進行一及(AND)運算以得到與第(y+1)個取樣結果相關的計算結果 FD_UP[y+1]。FD 180可進一步收集與同一時脈週期相關的一或多個計算結果，例如FD_UP[0]~FD_UP[N]，並對與同一時脈週期相關的計算結果進行或(OR)運算以產生補充上升控制訊號FD_UP。例如，在本發明的一實施例中，FD_UP=FD_UP[0]+FD_UP[1]+…+FD_UP[N]，這裡的運算符號「+」代表邏輯或(logical OR)運算。在本發明實施例中，補充上升控制訊號FD_UP可以是脈寬可調整的脈衝訊號。當檢測到需要提高時脈訊號CLK_Sig的頻率時，可以透過上述的或(OR)運算在輔助上升控制訊號FD_UP中產生一「上」脈衝。
請回過來參考第1圖，在本發明的實施例中，控制電路190耦接至壓控振盪器130和FD 180，並且可以包含至少一電流源IFD_UP。控制電路190用以提供額外的充電路徑，以根據補充上升控制訊號FD_UP進一步調整在壓控振盪器130的輸入端所提供的電壓訊號。舉例來說，當補充上升控制訊號FD_UP具備一「上」脈衝時(例如，當補充上升控制訊號FD_UP的值為「1」時)，充電電流IFD_UP響應於補充上升控制訊號FD_UP而被導通以提供一額外充電路徑來調整在壓控振盪器130的輸入端提供的電壓訊號(例如增加其電壓)。在本發明的一實施例中，藉助於控制電路190因應FD 180所提供的補充上升控制訊號FD_UP而在額外充電路徑上傳導的充電電流IFD_UP，時脈訊號CLK_Sig的頻率CLK_F可以從時脈頻率Target_F*0.9進一步調整且增加至接近目標時脈頻率Target_F。例如，在資料回復模式下，時脈訊號CLK_Sig的頻率CLK_F可以因應FD 180所提供的補充上升控制訊號FD_UP而從0.9*Target_F逐漸增加。
應該注意的是，在本發明的實施例中，FD 180可以在資料回復模式開始時被啟用(enabled)並且可以在一預定時段之後被禁用(disabled)。因此，在本發明的實施例中，在資料回復模式開始時，可以同時響應於PD 170輸出的控制訊號(例如，上升控制訊號PD_UP或下降控制訊號PD_DN)以及FD 180所輸出的控制訊號(例如，補充上升控制訊號FD_UP)來控制(或調整)在VCO 130的輸入端 所提供的電壓訊號和FD 180。在一預定時段之後，FD 180可以被禁用，並且提供於VCO 130的輸入端子處的電壓訊號可以僅響應於由PD 170輸出的控制訊號而被控制(或調整)。在本發明實施例中，可以將該預定時段設定為足夠長的一數值，以使得時脈訊號CLK_Sig得以鎖定到目標時脈頻率，鎖定條件例如可以為CLK_F=Target_F。繼續先前的例子，其中SF=0.9* SF_A，時脈回復模組的鎖定條件設定為CLK_F=Ref_F*SF=0.9* Target_F，當進入資料回復模式且自資料回復模式的一開始起，可以進一步調整時脈訊號CLK_Sig的頻率CLK_F，在該預定時段內從0.9*Target_F增加到目標時脈頻率Target_F。
第4圖為依據本發明一實施例之時脈訊號CLK_Sig的頻率CLK_F的變化過程的示意圖。如第4圖所示，在資料回復模式中，時脈訊號CLK_Sig的頻率CLK_F從0.9*Target_F增加到接近目標時脈頻率Target_F(例如VCO接收輸入資料所需要的頻率)。在本發明的一實施例中，在資料回復模式中，增加時脈訊號CLK_Sig的頻率CLK_F以接近但不超過目標時脈頻率Target_F。
如此一來，可以透過在資料回復模式中進一步調整時脈訊號CLK_Sig的頻率來補償參考時脈Ref_CLK的頻率漂移，並且可以解決由於參考時脈Ref_CLK的頻率漂移所導致資料回復不正確的問題。
請參考第2圖所示的示例性波形，在該例子中，時脈訊號CLK_Sig的頻率CLK_F比目標時脈頻率Target_F慢。因此，在資料回復模式開始時，時脈訊號CLK_Sig的頻率CLK_F會在FD 180的控制下進一步增加。
第3圖為依據本發明一實施例之在資料回復模式下使用具備頻率控制能力的時脈和資料回復電路從輸入資料訊號中回復時脈和資料信息的方法的流程圖。該方法可以包含以下步驟：
步驟S302：操作在時脈回復模式，透過CDR電路的時脈回復模組鎖定時脈訊號的頻率。在本發明的一實施例中，離開時脈回復模式的條件可以設 定為當時脈訊號的頻率鎖定在接近但低於一目標時脈頻率Target_F的一值時，其中目標時脈頻率Target_F可被用於精確取樣該輸入資料訊號並正確回復資料信息。
步驟S304：當檢測到已達成離開時脈回復模式的條件時，離開時脈回復模式並進入資料回復模式。
步驟S306：操作在具有頻率控制的資料回復模式，以透過CDR電路的資料回復模組來進一步調整(例如增加)時脈訊號的頻率和(可選擇地(optionally))回復資料信息。在本發明的一實施例中，在資料回復模式下停止調整時脈訊號頻率的條件可以設定為，當確定不再需要增加時脈訊號的頻率時，或可以設置為當一預定時段到期時。
步驟S308：當檢測到已達成停止調整時脈訊號頻率的條件時，在不進行頻率控制之下，操作於資料回復模式以回復資料信息。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:時脈和資料回復電路(CDR)電路
110:相位頻率檢測器(PFD)
120:電荷幫浦電路
130:壓控振盪器(VCO)
140:除頻器
150:低通濾波器(LPF)
160:多工器
170:相位檢測器(PD)
180:頻率檢測器(FD)
190:控制電路
200:鎖定檢測器

Claims (13)

  1. 一種時脈和資料回復電路，用以從一輸入資料訊號回復時脈以及資料信息，該時脈和資料回復電路包含：一壓控振盪器，用以依據一電壓訊號產生一時脈訊號；一頻率檢測器，用以依據該輸入資料訊號的複數個取樣結果來檢測是否需要提高該時脈訊號的一頻率，並對應地產生一第一上升控制訊號；一控制電路，耦接於該壓控振盪器與該頻率檢測器，並且用以依據該第一上升控制訊號調整該電壓訊號；以及一相位頻率檢測器，用以接收一參考訊號和一回授訊號，檢測該參考訊號以及該回授訊號之間的相位差，並且對應地產生一第三上升控制訊號和一第二下降控制訊號；其中因應該時脈訊號的該頻率等於該參考訊號之一頻率與一除頻器之一頻率比例因子的一相乘結果，該時脈訊號之該頻率被鎖定並低於一目標時脈頻率；其中在檢測到該時脈訊號的該頻率被鎖定後，該時脈和資料回復電路操作在一資料回復模式，並且該頻率檢測器用以檢測在該資料回復模式下是否需要單向地提高該時脈訊號的該頻率以進一步地鎖定於該目標時脈頻率；其中該相位頻率檢測器用以在一時脈回復模式下檢測該相位差，以供該時脈和資料回復電路鎖定該時脈訊號的該頻率，以及該電荷幫浦電路更耦接於該相位頻率檢測器，並用以在該時脈回復模式下依據該第三上升控制訊號以及該第二下降控制訊號調整該電壓訊號。
  2. 如申請專利範圍第1項所述之時脈和資料回復電路，更包含： 一相位檢測器，用以接收該輸入資料訊號和該時脈訊號，並依據該輸入資料訊號的該複數個取樣結果檢測該時脈訊號是相位超前或是相位落後，且進而產生一第二上升控制訊號和一第一下降控制訊號；以及一電荷幫浦電路，耦接於該壓控振盪器以及該相位檢測器，用以依據該第二上升控制訊號以及該第一下降控制訊號以調整該電壓訊號。
  3. 如申請專利範圍第2項所述之時脈和資料回復電路，其中該相位檢測器用以在該資料回復模式下檢測該時脈訊號是相位超前或是相位落後。
  4. 如申請專利範圍第1項所述之時脈和資料回復電路，更包含：一多工器，耦接於該相位檢測器、該相位頻率檢測器以及該電荷幫浦電路，用以在該時脈回復模式中輸出該第三上升控制訊號和該第二下降控制訊號至該電荷幫浦電路，並且在該資料回復模式中輸出該第二上升控制訊號和該第一下降控制訊號至該電荷幫浦電路。
  5. 如申請專利範圍第1項所述之時脈和資料回復電路，更包含：該除頻器，耦接於該壓控振盪器與該相位頻率檢測器之間，並且用以依據該時脈訊號及該頻率比例因子產生該回授訊號。
  6. 如申請專利範圍第2項所述之時脈和資料回復電路，其中該頻率檢測器在該資料回復模式開始時被啟用，並在一預定時段後被禁用。
  7. 一種時脈和資料回復電路，用以從一輸入資料訊號回復時脈以及資料信息，該時脈和資料回復電路包含： 一壓控振盪器，用以依據一電壓訊號產生一時脈訊號；一頻率檢測器，用以依據該輸入資料訊號的複數個取樣結果來檢測是否需要提高該時脈訊號的一頻率，並對應地產生一第一上升控制訊號；一相位檢測器，用以接收該輸入資料訊號和該時脈訊號，並依據該輸入資料訊號的該複數個取樣結果以檢測該時脈訊號是相位超前或是相位落後，且進而產生一第二上升控制訊號和一第一下降控制訊號；一電荷幫浦電路，耦接於該壓控振盪器以及該相位檢測器，並且用以依據該第二上升控制訊號以及該第一下降控制訊號調整該電壓訊號；一控制電路，耦接於該壓控振盪器與該頻率檢測器，並且用以依據該第一上升控制訊號調整該電壓訊號；以及一相位頻率檢測器，用以接收一參考訊號和一回授訊號，檢測該參考訊號以及該回授訊號之間的相位差，並且對應地產生一第三上升控制訊號和一第二下降控制訊號；其中因應該時脈訊號的該頻率等於該參考訊號之一頻率與一除頻器之一頻率比例因子的一相乘結果，該時脈訊號之該頻率被鎖定並低於一目標時脈頻率；其中在檢測到該時脈訊號的該頻率被鎖定後，該時脈和資料回復電路操作在一資料回復模式；該頻率檢測器以及該相位檢測器操作在該資料回復模式，以及該頻率偵測器係用以偵測在該資料回復模式下是否需要單向地提高該時脈訊號的該頻率以進一步地鎖定於該目標時脈頻率；其中該相位頻率檢測器用以在一時脈回復模式下檢測該相位差，以供該時脈和資料回復電路鎖定該時脈訊號的該頻率，以及該電荷幫浦電路更耦接於該相位頻率檢測器，並用以在該時脈回復模式下依據該第三上升控制訊號以及該第二下降控制訊號調整該電壓訊號。
  8. 如申請專利範圍第7項所述之時脈和資料回復電路，更包含：一多工器，耦接於該相位檢測器、該相位頻率檢測器以及該電荷幫浦電路，用以在該時脈回復模式中輸出該第三上升控制訊號和該第二下降控制訊號至該電荷幫浦電路，並且在該資料回復模式中輸出該第二上升控制訊號和該第一下降控制訊號至該電荷幫浦電路。
  9. 如申請專利範圍第7項所述之時脈和資料回復電路，更包含：該除頻器，耦接於該壓控振盪器與該相位頻率檢測器之間，並且用以依據該時脈訊號及該頻率比例因子產生該回授訊號。
  10. 如申請專利範圍第7項所述之時脈和資料回復電路，其中該頻率檢測器在該資料回復模式開始時被啟用，並在一預定時段後被禁用。
  11. 一種時脈和資料回復電路，用以從一輸入資料訊號回復時脈以及資料信息，該時脈和資料回復電路包含：一時脈回復模組，用以操作在一時脈回復模式鎖定一時脈訊號的一頻率，其中因應該時脈訊號的該頻率等於一參考訊號之一頻率與一除頻器之一頻率比例因子的一相乘結果，該時脈訊號之該頻率被鎖定並低於一目標時脈頻率；以及一資料回復模組，用以操作在一資料回復模式，並依據該輸入資料訊號回復資料信息，其中在檢測到該時脈訊號的該頻率被鎖定後，該時脈和資料回復電路從該時脈回復模式切換到該資料回復模式，以及 該資料回復模組包含：一壓控振盪器，用以依據一電壓訊號產生該時脈訊號；一電荷幫浦電路，耦接於該壓控振盪器，並且用以依據一上升控制訊號以及一下降控制訊號調整該電壓訊號；一頻率檢測器，用以依據該輸入資料訊號的複數個取樣結果來檢測是否需要單向地提高該時脈訊號的該頻率以進一步地鎖定於該目標時脈頻率，並對應地產生一補充上升控制訊號；以及一控制電路，耦接於該壓控振盪器與該頻率檢測器，並且用以依據該補充上升控制訊號進一步調整該電壓訊號。
  12. 如申請專利範圍第11項所述之時脈和資料回復電路，其中該頻率檢測器在該資料回復模式開始時被啟用，並在一預定時段後被禁用。
  13. 如申請專利範圍第11項所述之時脈和資料回復電路，其中該控制電路包含一電流源，並該控制電路藉由響應於該補充上升控制訊號而透過控制該電流源來提供一電流以調整該電壓訊號。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI783751B (zh) * 2021-10-25 2022-11-11 瑞昱半導體股份有限公司 時脈資料回復電路

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050058235A1 (en) * 2003-09-17 2005-03-17 Beeson David A. Clock and data recovery system for a wide range of bit rates
US7580497B2 (en) * 2005-06-29 2009-08-25 Altera Corporation Clock data recovery loop with separate proportional path
CN102064825A (zh) * 2010-12-15 2011-05-18 硅谷数模半导体（北京）有限公司 时钟与数据恢复电路以及具有该电路的集成芯片
TWI408926B (zh) * 2007-09-14 2013-09-11 Intel Corp 用於無參考時鐘與資料回復應用的相位／頻率檢測器及電荷泵架構
US20140064423A1 (en) * 2012-08-30 2014-03-06 Realtek Semiconductor Corp. Clock and data recovery circuit selectively configured to operate in one of a plurality of stages and related method thereof
US20150078427A1 (en) * 2013-09-16 2015-03-19 Himax Technologies Limited Clock data recovery circuit
US20170077933A1 (en) * 2015-09-16 2017-03-16 Huawei Technologies Co., Ltd. Phase-Locked Loop Circuit, Data Recovery Circuit, and Control Method for Phase-Locked Loop Circuit
TWI636669B (zh) * 2013-07-24 2018-09-21 三星電子股份有限公司 時脈資料回復方法以及時脈資料回復電路
US20200228303A1 (en) * 2018-09-12 2020-07-16 Texas Instruments Incorporated Frequency/phase lock detector for clock and data recovery circuits
US10868663B1 (en) * 2020-05-08 2020-12-15 Xilinx, Inc. Flexible wide-range and high bandwidth auxiliary clock and data recovery (CDR) circuit for transceivers

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7310401B2 (en) * 2003-11-14 2007-12-18 Avago Technologies General Ip Pte Ltd Programmable frequency detector for use with a phase-locked loop
TWI316656B (en) * 2005-08-19 2009-11-01 Via Tech Inc Clock-signal adjusting method and device
US8559580B2 (en) * 2009-06-30 2013-10-15 Lsi Corporation Asynchronous calibration for eye diagram generation
CN114244350A (zh) * 2020-09-09 2022-03-25 联华电子股份有限公司 加速充电帮浦及锁相回路以及其操作方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050058235A1 (en) * 2003-09-17 2005-03-17 Beeson David A. Clock and data recovery system for a wide range of bit rates
US7580497B2 (en) * 2005-06-29 2009-08-25 Altera Corporation Clock data recovery loop with separate proportional path
TWI408926B (zh) * 2007-09-14 2013-09-11 Intel Corp 用於無參考時鐘與資料回復應用的相位／頻率檢測器及電荷泵架構
CN102064825A (zh) * 2010-12-15 2011-05-18 硅谷数模半导体（北京）有限公司 时钟与数据恢复电路以及具有该电路的集成芯片
US20140064423A1 (en) * 2012-08-30 2014-03-06 Realtek Semiconductor Corp. Clock and data recovery circuit selectively configured to operate in one of a plurality of stages and related method thereof
TWI636669B (zh) * 2013-07-24 2018-09-21 三星電子股份有限公司 時脈資料回復方法以及時脈資料回復電路
US20150078427A1 (en) * 2013-09-16 2015-03-19 Himax Technologies Limited Clock data recovery circuit
US20170077933A1 (en) * 2015-09-16 2017-03-16 Huawei Technologies Co., Ltd. Phase-Locked Loop Circuit, Data Recovery Circuit, and Control Method for Phase-Locked Loop Circuit
US20200228303A1 (en) * 2018-09-12 2020-07-16 Texas Instruments Incorporated Frequency/phase lock detector for clock and data recovery circuits
US10868663B1 (en) * 2020-05-08 2020-12-15 Xilinx, Inc. Flexible wide-range and high bandwidth auxiliary clock and data recovery (CDR) circuit for transceivers

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