KR20120105293A - 고전압 발생 회로, 그것의 동작 방법 및 그것을 포함하는 불휘발성 메모리 장치 - Google Patents

고전압 발생 회로, 그것의 동작 방법 및 그것을 포함하는 불휘발성 메모리 장치 Download PDF

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KR20120105293A
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Abstract

본 발명은 메모리 장치의 내부에서 사용되는 고전압을 발생하는 고전압 발생 회로에 관한 것이다. 상기 고전압 발생 회로는 고전압을 발생하기 위한 고전압 펌프 회로들을 포함한다. 또한, 상기 고전압 발생 회로는 상기 고전압 펌프 회로들을 구동시키기 위한 클럭 신호를 발생하는 오실레이터를 포함한다. 상기 고전압 펌프 회로들은 상기 오실레이터로부터 제공되는 펌핑 클럭 신호들에 의해서 각각 제어된다. 본 발명의 실시 예에 따르면, 상기 오실레이터는 상기 고전압 펌프 회로들 각각의 동작이 시작되는 시점이 중첩되지 않도록 펌핑 클럭 신호들을 상기 고전압 펌프 회로들로 제공하기 때문에, 상기 고전압 발생 회로의 피크 전류는 감소될 수 있다.

Description

고전압 발생 회로, 그것의 동작 방법 및 그것을 포함하는 불휘발성 메모리 장치{HIGH VOLTAGE GENERATING CIRCUIT, OPERATING METHOD THEREOF AND NONVOLATILE MEMORY DEVICE INCLUDING THE SAME}
본 발명은 고전압 발생 회로에 관한 것으로, 더욱 상세하게는 메모리 장치의 내부에서 사용되는 고전압을 발생하는 고전압 발생 회로, 그것의 동작 방법 및 그것을 포함하는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로 휘발성 메모리와 불휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 불휘발성 메모리 장치들은 다양한 형태의 메모리 셀 트랜지스터를 포함한다. 불휘발성 메모리 장치에는 메모리 셀 트랜지스터의 구조에 따라 플래시 메모리(Flash Memory), 강유전체 램(Ferroelectric RAM: FRAM), 마그네틱 램(Magnetic RAM: MRAM), 상 변화 램(Phase change RAM: PRAM)등이 포함된다.
플래시 메모리 장치는 셀 어레이 구조에 따라 크게 노어(NOR) 플래시 메모리 장치와 낸드(NAND) 플래시 메모리 장치로 구분된다. 노어 플래시 메모리 장치는 메모리 셀 트렌지스터들이 각각 독립적으로 비트 라인(bit line)과 워드 라인(word line)에 연결되는 구조를 갖는다. 따라서, 노어 플래시 메모리 장치는 우수한 랜덤 액세스(random access) 시간 특성을 갖는다. 반면, 낸드 플래시 메모리 장치는 복수의 메모리 셀 트렌지스터들이 직렬로 연결되는 구조를 갖는다. 이러한 구조를 셀 스트링(string) 구조라고 하며, 셀 스트링당 한 개의 비트 라인 컨택(contact)을 필요로 한다. 따라서, 낸드 플래시 메모리 장치는 집적도면에서 우수한 특성을 갖는다.
노어 플래시 메모리 장치는 채널 핫 일렉트론(channel hot electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. 반면, 낸드 플래시 메모리 장치는 F-N 터널링 방식을 사용하여 데이터를 저장하고, 소거한다. 이러한 방식을 사용하기 위해서, 플래시 메모리 장치(즉, 노어 플래시 메모리 장치 및 낸드 플래시 메모리 장치)는, 소거, 프로그램, 읽기 동작 시, 전원 전압보다 높은 고전압들을 필요로 한다. 이러한 고전압들은 잘 알려진 전하 펌프(charge pump)들을 이용하여 플래시 메모리 장치 내부에서 생성된다.
플래시 메모리 장치는 이러한 고전압을 생성하기 위한 고전압 발생 회로를 포함한다. 이러한 고전압 발생 회로의 소모 전력을 줄이는 것은 플래시 메모리 장치의 소모 전력을 줄이는 측면에서 매우 중요하며, 특히, 고전압 발생 회로의 피크 전류를 감소시키는 것이 매우 중요하다.
본 발명의 목적은 피크 전류가 감소된 고전압 발생 회로, 그것의 동작 방법 및 그것을 포함하는 불휘발성 메모리 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 고전압 발생 회로는, 제 1 전하 펌프 회로; 제 2 전하 펌프 회로; 및 상기 제 1 전하 펌프 회로를 구동시키기 위한 제 1 클럭 신호와, 상기 제 2 전하 펌프 회로를 구동시키기 위한 제 2 클럭 신호를 출력하도록 구성되는 오실레이터를 포함하되, 상기 오실레이터는 상기 제 1 클럭 신호를 제 1 지연 시간만큼 지연하여 상기 제 2 클럭 신호를 출력하도록 구성되는 제 1 지연 회로를 포함하고, 상기 제 1 지연 회로는 상기 제 1 클럭 신호의 주기에 따라 상기 제 1 지연 시간을 가변하도록 구성된다.
실시 예에 있어서, 상기 오실레이터는 제어 코드에 따라 상기 제 1 클럭 신호의 주기를 가변하도록 구성된다.
실시 예에 있어서, 상기 제 1 지연 회로는 상기 제어 코드에 따라 상기 제 1 지연 시간을 가변하도록 구성된다.
실시 예에 있어서, 상기 제 1 클럭 신호의 주기가 길어지면, 상기 제 1 지연 시간은 늘어나는 것을 특징으로 한다.
실시 예에 있어서, 상기 제 1 클럭 신호의 주기가 짧아지면, 상기 제 1 지연 시간은 줄어드는 것을 특징으로 한다.
실시 예에 있어서, 상기 제 1 지연 회로는 상기 제어 코드에 따라 조절되는 저항 또는 커패시터를 포함하고, 상기 제 1 지연 시간은 상기 저항 또는 상기 커패시터에 따라 가변되는 것을 특징으로 한다.
실시 예에 있어서, 제 3 전하 펌프 회로; 및 상기 제 2 클럭 신호를 제 2 지연 시간만큼 지연하여 제 3 클럭 신호를 출력하도록 구성되는 제 2 지연 회로를 더 포함한다.
실시 예에 있어서, 상기 제 1 지연 시간과 상기 제 2 지연 시간의 합은 상기 제 1 클럭 신호의 주기보다 작거나 같은 것을 특징으로 한다.
실시 예에 있어서, 상기 제 1 지연 시간과 상기 제 2 지연 시간은 동일한 것을 특징으로 한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 복수의 워드 라인들과 복수의 비트 라인들의 교차 영역에 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이에 인가될 전압을 발생하는 고전압 발생 회로를 포함하되, 상기 고전압 발생 회로는, 복수의 전하 펌프 회로들; 및 서로 연결된 복수의 지연 회로들을 포함하고, 상기 지연 회로들에 최초 입력되는 입력 클럭 신호와 상기 지연 회로들로부터 출력되는 클럭 신호들이 상기 전하 펌프 회로들을 각각 구동시키도록 구성되는 오실레이터를 포함하되, 상기 지연 회로들 각각은 상기 최초 입력되는 입력 클럭 신호를 동일한 지연 시간만큼 지연시키고, 상기 지연 회로들에 의해서 지연되는 총 지연 시간은 상기 최초 입력되는 입력 클럭 신호의 주기보다 작거나 같은 것을 특징으로 한다.
실시 예에 있어서, 상기 고전압 발생 회로는, 제 1 전하 펌프 회로; 제 2 전하 펌프 회로; 제 3 전하 펌프 회로; 및 상기 제 1 전하 펌프 회로를 구동시키기 위한 제 1 클럭 신호와, 상기 제 2 전하 펌프 회로를 구동시키기 위한 제 2 클럭 신호와, 상기 제 3 전하 펌프 회로를 구동시키기 위한 제 3 클럭 신호를 출력하도록 구성되는 오실레이터를 포함하되, 상기 오실레이터는 상기 제 1 클럭 신호를 제 1 지연 시간만큼 지연하여 상기 제 2 클럭 신호를 출력하도록 구성되는 제 1 지연 회로와, 상기 제 2 클럭 신호를 제 2 지연 시간만큼 지연하여 상기 제 3 클럭 신호를 출력하도록 구성되는 제 2 지연 회로를 포함하고, 상기 제 1 지연 회로와 상기 제 2 지연 회로는 상기 제 1 클럭 신호의 주기에 따라 상기 제 1 지연 시간과 상기 제 2 지연 시간을 가변하도록 구성된다.
본 발명의 실시 예에 따른 고전압 발생 회로의 동작 방법은, 주 클럭 신호를 발생하는 단계; 상기 주 클럭 신호를 제 1 지연 시간만큼 지연하여 제 1 클럭 신호를 발생하는 단계; 상기 제 1 클럭 신호를 제 2 지연 시간만큼 지연하여 제 2 클럭 신호를 발생하는 단계; 및 상기 주 클럭 신호, 상기 제 1 클럭 신호 및 상기 제 2 클럭 신호에 각각 응답하여 전압을 생성하는 단계를 포함하되, 상기 제 1 지연 시간과 상기 제 2 지연 시간의 합은 상기 주 클럭 신호의 주기보다 작거나 같은 것을 특징으로 한다.
실시 예에 있어서, 상기 주 클럭 신호를 발생하는 단계는 제어 코드에 따라 상기 주 클럭 신호의 주기를 가변하는 단계를 포함한다.
실시 예에 있어서, 상기 제 1 지연 시간과 상기 제 2 지연 시간은 상기 제어 코드에 따라 가변되는 것을 특징으로 한다.
실시 예에 있어서, 상기 제 1 지연 시간과 상기 제 2 지연 시간은 동일한 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 고전압 발생 회로의 피크 전류를 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 고전압 발생 회로를 예시적으로 보여주는 블럭도이다.
도 2는 본 발명의 제 1 실시 예에 따른 고전압 발생 회로의 오실레이터와 고전압 펌프 회로를 예시적으로 보여주는 블럭도이다.
도 3은 본 발명의 제 1 실시 예에 따른 고전압 발생 회로의 오실레이터와 고전압 펌프 회로의 동작을 보여주는 타이밍도이다.
도 4는 본 발명의 제 1 실시 예의 제 1 변형 예에 따른 가변 지연 회로를 예시적으로 보여주는 회로도이다.
도 5는 본 발명의 제 1 실시 예의 제 2 변형 예에 따른 가변 지연 회로를 예시적으로 보여주는 회로도이다.
도 6은 본 발명의 제 1 실시 예의 제 3 변형 예에 따른 가변 지연 회로를 예시적으로 보여주는 회로도이다.
도 7은 본 발명의 제 2 실시 예에 따른 고전압 발생회로의 오실레이터와 고전압 펌프 회로를 예시적으로 보여주는 블럭도이다.
도 8은 본 발명의 제 2 실시 예에 따른 고전압 발생 회로의 오실레이터와 고전압 펌프 회로의 동작을 보여주는 타이밍도이다.
도 9는 본 발명의 실시 예들에 따른 고전압 발생 회로를 포함하는 불휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 10은 도 9의 불휘발성 메모리 장치를 포함하는 사용자 장치를 예시적으로 보여주는 블럭도이다.
도 11은 도 9의 불휘발성 메모리 장치를 포함하는 또 다른 사용자 장치를 예시적으로 보여주는 블럭도이다.
도 12는 도 10의 사용자 장치를 장착하는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 고전압 발생 회로를 예시적으로 보여주는 블럭도이다. 본 발명의 실시 예에 따른 고전압 발생 회로(100)는 복수의 고전압 펌프 회로들(130)을 통해 출력 전압(Vout)으로서 고전압을 발생한다. 고전압 펌프 회로들(130)은 오실레이터(110)로부터 제공되는 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk)에 의해서 각각 제어된다. 오실레이터(110)는 고전압 펌프 회로들(130) 각각의 동작이 시작되는 시점이 중첩되지 않도록 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk)을 고전압 펌프 회로들(130)로 제공하기 때문에, 고전압 발생 회로(100)의 피크 전류는 감소될 수 있다.
도 1을 참조하면, 고전압 발생 회로(100)는 오실레이터(110), 고전압 펌프 회로들(130) 및 레벨 디텍터(150)를 포함한다.
고전압 펌프 회로들(130)은 오실레이터(110)로부터 제공되는 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk) 각각에 응답하여 챠지 펌핑(charge pumping) 동작을 수행한다. 그 결과, 출력 전압(Vout)으로서 전원 전압보다 높은 고전압이 발생된다.
레벨 디텍터(150)는 출력 전압(Vout)의 전압 레벨을 감지한다. 레벨 디텍터(150)는 감지 결과로서 오실레이터 동작 신호(OSC_EN)를 오실레이터(110)로 제공한다. 예를 들면, 레벨 디텍터(150)는 출력 전압(Vout)이 목표 전압보다 낮은 경우, 오실레이터 동작 신호(OSC_EN)를 활성화한다. 반면, 레벨 디텍터(150)는 출력 전압(Vout)이 목표 전압보다 높거나 또는 같은 경우, 오실레이터 동작 신호(OSC_EN)를 비활성화한다.
오실레이터(110)는 레벨 디텍터(150)의 오실레이터 동작 신호(OSC_EN)에 응답하여 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk)을 출력한다. 예를 들면, 오실레이터(110)는 활성화된 오실레이터 동작 신호(OSC_EN)가 제공되면, 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk)을 출력한다. 이러한 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk)에 따라 고전압 펌프 회로들(130)이 동작한다. 다른 예로써, 오실레이터(110)는 비활성화된 오실레이터 동작 신호(OSC_EN)가 제공되면, 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk)을 출력하지 않는다. 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk)이 출력되지 않으면, 고전압 펌프 회로들(130)은 동작하지 않는다.
본 발명의 실시 예에 따르면, 오실레이터(110)는 고전압 펌프 회로들(130) 각각의 동작이 시작되는 시점이 중첩되지 않도록 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk)을 제공한다. 즉, 오실레이터(110)는 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk)이 순차적으로 제공되도록 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk) 간의 지연 시간을 조절할 것이다. 오실레이터(110)는 다음과 같은 수학식 1에 따라 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk) 간의 지연 시간을 조절할 것이다.
[수학식 1]
펌핑 클럭 신호들 간의 지연 시간(ΔDL) × 고전압 펌프 회로 수 ≤ 오실레이터 클럭 주기(T)
수학식 1을 참조하면, 다음과 같은 조건하에서도 오실레이터(110)는 고전압 펌프 회로들(130) 각각의 동작이 시작되는 시점이 중첩되지 않도록 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk)을 제공할 수 있다.
즉, 오실레이터(110)는, 출력 전압(Vout)의 목표 전압을 높이거나 또는 낮추기 위해서 오실레이터 클럭 주기(T)가 변경되더라도, 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk) 간의 지연 시간(ΔDL)을 변경하여 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk)을 순차적으로 제공할 수 있다. 또한, 오실레이터(110)는, 출력 전압(Vout)의 목표 전압을 높이거나 또는 낮추기 위해서 고전압 펌프 회로 수가 변경되더라도, 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk) 간의 지연 시간(ΔDL)을 변경하여 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk)을 순차적으로 제공할 수 있다.
본 발명의 실시 예에 따르면, 고전압 펌프 회로들(130)의 각각의 동작이 시작되는 시점이 중첩될 때 발생되는 고전압 발생 회로(100)의 피크 전류는 감소될 수 있다. 이하, 예시적인 실시 예에 따른 고전압 발생 회로(100)의 오실레이터(110)와 고전압 펌프 회로들(130)이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 2는 본 발명의 제 1 실시 예에 따른 고전압 발생 회로의 오실레이터와 고전압 펌프 회로를 예시적으로 보여주는 블럭도이다. 그리고 도 3은 본 발명의 제 1 실시 예에 따른 고전압 발생 회로의 오실레이터와 고전압 펌프 회로의 동작을 보여주는 타이밍도이다. 설명의 간략화를 위해서, 고전압 펌프 회로들(130)은 6개의 고전압 펌프 회로들(131 내지 136)로 구성됨을 예시할 것이다. 하지만, 출력 전압(Vout)의 목표 전압에 따라 고전압 펌프 회로들(130)의 수는 변경될 수 있음은 잘 이해될 것이다.
도 2를 참조하면, 오실레이터(110)는 가변 오실레이터(111)와 가변 지연 회로들(112)을 포함한다. 가변 지연 회로들(112)은 고전압 펌프 회로들(132 내지 136)에 대응되는 복수의 가변 지연 회로들(114 내지 118)을 포함한다. 가변 지연 회로들(112)은 지연된 펌핑 클럭 신호들(CLK_PMP2 내지 CLK_PMP6)을 고전압 펌프 회로들(130)에 제공한다.
가변 오실레이터(111)는 제어 코드(CC)에 따라 출력 클럭 신호의 주기가 조절되도록 구성된다. 또한, 가변 지연 회로들(112)은 가변 오실레이터(111)에 제공되는 제어 코드(CC)와 동일한 제어 코드(CC)에 따라 출력 클럭 신호의 지연 시간이 조절되도록 구성된다. 따라서, 가변 오실레이터(111)의 출력 클럭 신호의 주기가 조절되면, 가변 지연 회로들(112)의 출력 클럭 신호의 지연 시간 역시 조절될 수 있다. 예를 들면, 가변 오실레이터(111)의 출력 클럭 신호의 주기가 길어지면, 가변 지연 회로들(112)의 출력 클럭 신호의 지연 시간 역시 증가할 수 있다. 다른 예로써, 가변 오실레이터(111)의 출력 클럭 신호의 주기가 짧아지면, 가변 지연 회로들(112)의 출력 클럭 신호의 지연 시간 역시 감소할 수 있다.
본 발명의 제 1 실시 예에 따른 가변 오실레이터(111)와 가변 지연 회로들(112)에 따르면, 가변 오실레이터(111)의 출력 클럭 신호의 주기가 변경되면, 가변 지연 회로들(112)을 통해 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMP6) 간의 지연 시간이 변경될 것이다. 즉, 앞서 설명된 수학식 1의 조건을 만족하도록 가변 오실레이터(111)의 출력 클럭 신호의 주기와, 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMP6)의 지연 시간이 조절된다. 따라서, 고전압 펌프 회로들(130) 각각의 동작이 시작되는 시점이 중첩되지 않도록 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMP6)이 제공되기 때문에 고전압 발생 회로(도 1의 100)의 피크 전류는 감소될 수 있다.
조금 더 구체적으로 설명하면 다음과 같다. 도 2 및 도 3에 도시된 바와 같이, 가변 오실레이터(111)는 오실레이터 동작 신호(OSC_EN)가 활성화되면, 제어 코드(CC)에 따라 제1 펌핑 클럭 신호(CLK_PMP1)를 출력한다. 제1 펌핑 클럭 신호(CLK_PMP1)는 가변 오실레이터(111)의 출력 클럭 신호이고, 그 주기는 T이다. 제1 펌핑 클럭 신호(CLK_PMP1)는 지연되지 않고 제1 고전압 펌프 회로(131)에 제공된다. 제1 고전압 펌프 회로(131)는 제1 펌핑 클럭 신호(CLK_PMP1)에 응답하여 챠지 펌핑(charge pumping) 동작을 수행한다.
제1 가변 지연 회로(114)는 제1 펌핑 클럭 신호(CLK_PMP1)와 제어 코드(CC)에 따라 제2 펌핑 클럭 신호(CLK_PMP2)를 출력한다. 제2 펌핑 클럭 신호(CLK_PMP2)는 제1 펌핑 클럭 신호(CLK_PMP1)보다 지연 시간(ΔDL)만큼 지연된 클럭 신호이다. 제2 펌핑 클럭 신호(CLK_PMP2)의 지연 시간(ΔDL)은 제어 코드(CC)에 따라 조절될 것이다. 제2 펌핑 클럭 신호(CLK_PMP2)는 제2 고전압 펌프 회로(132)에 제공된다. 제2 고전압 펌프 회로(132)는 제2 펌핑 클럭 신호(CLK_PMP2)에 응답하여 챠지 펌핑 동작을 수행한다.
제2 가변 지연 회로(115)는 제2 펌핑 클럭 신호(CLK_PMP2)와 제어 코드(CC)에 따라 제3 펌핑 클럭 신호(CLK_PMP3)를 출력한다. 제3 펌핑 클럭 신호(CLK_PMP3)는 제2 펌핑 클럭 신호(CLK_PMP2)보다 지연 시간(ΔDL)만큼 지연된 클럭 신호이다. 제3 펌핑 클럭 신호(CLK_PMP3)의 지연 시간(ΔDL)은 제어 코드(CC)에 따라 조절될 것이다. 또한, 제2 가변 지연 회로(115)를 통해 지연된 지연 시간(ΔDL)은 제1 가변 지연 회로(114)를 통해 지연된 지연 시간(ΔDL)과 동일할 것이다.
제3 펌핑 클럭 신호(CLK_PMP3)는 제3 고전압 펌프 회로(133)에 제공된다. 제3 고전압 펌프 회로(133)는 제3 펌핑 클럭 신호(CLK_PMP3)에 응답하여 챠지 펌핑 동작을 수행한다.
이러한 방식으로, 제4 펌핑 클럭 신호(CLK_PMP4), 제5 펌핑 클럭 신호(CLK_PMP5), 및 제6 펌핑 클럭 신호(CLK_PMP6)가 출력된다. 그리고 펌핑 클럭 신호들(CLK_PMP4~CLK_PMP6)에 응답하여 제4 고전압 펌프 회로(134), 제5 고전압 펌프 회로(135), 및 제6 고전압 펌프 회로(136)는 챠지 펌핑 동작을 수행한다.
도 3을 참조하면, 가변 지연 회로들(112)을 통해 지연된 전체 지연 시간(ΔDL×5)은 가변 오실레이터(111)의 출력 클럭 신호, 즉, 제1 펌핑 클럭 신호(CLK_PMP1)의 주기(T)보다 짧음을 알 수 있다. 따라서, 오실레이터(110)는 수학식 1의 조건을 만족하도록 구성되며, 오실레이터(110)는 고전압 펌프 회로들(130) 각각의 동작이 시작되는 시점이 중첩되지 않도록 펌핌 클럭 신호들(CLK_PMP1 내지 CLK_PMP6)을 고전압 펌프 회로들(130)로 제공한다.
도 4는 본 발명의 제 1 실시 예의 제 1 변형 예에 따른 가변 지연 회로를 예시적으로 보여주는 회로도이다. 제어 코드(CC)에 따라 입력 클럭 신호(CLK_IN)를 동일한 지연 시간(ΔDL)만큼 지연시키는 가변 지연 회로들(도 2의 114 내지 118)의 구성 및 동작은 동일할 수 있음은 잘 이해될 것이다. 그러므로, 설명의 간략화를 위해서, 제1 가변 지연 회로(114)의 구성 및 동작이 설명될 것이다.
가변 지연 회로(114)는 예시적으로 두 개의 인버터들(114_a 및 114_b)로 구성된다. 인버터들(114_a 및 114_b)의 구성 및 동작은 동일할 것이다. 인버터들(114_a 및 114_b)은 제어 코드들(CC1 내지 CC4)에 따라 저항값이 제어되어 출력 클럭 신호(CLK_OUT)의 지연 시간(ΔDL)을 조절할 것이다. 예를 들면, 제어 코드들(CC1 내지 CC4)에 따라 인버터들(114_a 및 114_b)의 저항값이 커지면 지연 시간(ΔDL) 역시 증가할 수 있다. 반대로, 제어 코드들(CC1 내지 CC4)에 따라 인버터들(114_a 및 114_b)의 저항값이 작아지면 지연 시간(ΔDL) 역시 감소할 수 있다.
도 5는 본 발명의 제 1 실시 예의 제 2 변형 예에 따른 가변 지연 회로를 예시적으로 보여주는 회로도이다. 제어 코드(CC)에 따라 입력 클럭 신호(CLK_IN)를 동일한 지연 시간(ΔDL)만큼 지연시키는 가변 지연 회로들(도 2의 114 내지 118)의 구성 및 동작은 동일할 수 있음은 잘 이해될 것이다. 그러므로, 설명의 간략화를 위해서, 제1 가변 지연 회로(114)의 구성 및 동작이 설명될 것이다.
가변 지연 회로(114)는 예시적으로 두 개의 인버터들(114_c 및 114_d)로 구성된다. 인버터들(114_c 및 114_d)의 구성 및 동작은 동일할 것이다. 인버터들(114_c 및 114_d)은 제어 코드들(CC1 및 CC2)에 따라 커패시턴스값이 제어되어 출력 클럭 신호(CLK_OUT)의 지연 시간(ΔDL)을 조절할 것이다. 예를 들면, 제어 코드들(CC1 및 CC2)에 따라 인버터들(114_c 및 114_d)의 커패시턴스값이 커지면 지연 시간(ΔDL) 역시 증가할 수 있다. 반대로, 제어 코드들(CC1 및 CC2)에 따라 인버터들(114_c 및 114_d)의 커패시턴스값이 작아지면 지연 시간(ΔDL) 역시 감소할 수 있다.
도 6은 본 발명의 제 1 실시 예의 제 3 변형 예에 따른 가변 지연 회로를 예시적으로 보여주는 회로도이다. 제어 코드(CC)에 따라 입력 클럭 신호(CLK_IN)를 동일한 지연 시간(ΔDL)만큼 지연시키는 가변 지연 회로들(도 2의 114 내지 118)의 구성 및 동작은 동일할 수 있음은 잘 이해될 것이다. 그러므로, 설명의 간략화를 위해서, 제1 가변 지연 회로(114)의 구성 및 동작이 설명될 것이다.
가변 지연 회로(114)는 복수의 버퍼들(114_e 내지 114_f)로 구성된다. 그리고 버퍼들(114_e 내지 114_f) 각각은 두 개의 인버터들로 구성된다. 버퍼들(114_e 내지 114_f)의 구성 및 동작은 동일할 것이다. 버퍼들(114_e 내지 114_f)은 제어 코드들(CC1 내지 CCn)에 따라 제어되어 출력 클럭 신호(CLK_OUT)의 지연 시간(ΔDL)을 조절할 것이다. 즉, 버퍼들(114_e 내지 114_f) 각각은 제어 코드들(CC1 내지 CCn)에 따라 독립적으로 제어되어, 입력 클럭 신호(CLK_IN)를 바이패스(bypass) 시키거나 지연시킬 수 있다. 다시 말해서, 가변 지연 회로(114)의 버퍼 수는 제어 코드들(CC1 내지 CCn)에 따라 조절되고, 그 결과 지연 시간(ΔDL)은 조절될 수 있다.
도 7은 본 발명의 제 2 실시 예에 따른 고전압 발생회로의 오실레이터와 고전압 펌프 회로를 예시적으로 보여주는 블럭도이다. 그리고 도 8은 본 발명의 제 2 실시 예에 따른 고전압 발생 회로의 오실레이터와 고전압 펌프 회로의 동작을 보여주는 타이밍도이다. 도 7을 참조하면, 오실레이터(110)는 링 오실레이터로 구성된다. 그리고 오실레이터(110)는 지연 회로(113)를 포함한다. 지연 회로(113)는 복수의 버퍼 회로들(BF1 내지 BF5)을 포함한다. 버퍼 회로들(BF1 내지 BF5) 각각은 두 개의 인버터들로 구성될 것이다. 버퍼 회로들은 입력된 클럭 신호를 동일한 지연 시간만큼 지연할 것이다.
설명의 간략화를 위해서, 고전압 펌프 회로들(130)은 6개의 고전압 펌프 회로들(131 내지 136)로 구성됨을 예시할 것이다. 그리고 오실레이터(110)는 지연 회로(113)로서 5개의 버퍼 회로들(BF1 내지 BF5)을 포함하는 것을 예시할 것이다. 하지만, 출력 전압(Vout)의 목표 전압에 따라 고전압 펌프 회로들(130)의 수는 변경될 수 있고, 그에 따라 오실레이터(110)에 포함되는 지연 회로(즉, 버퍼 회로)들의 수 역시 변경될 수 있음은 잘 이해될 것이다.
오실레이터(110)는 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMP6)을 고전압 펌프 회로들(130)에 제공한다. 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMP6)은 지연 회로(113)를 통해 서로 다른 시각에 출력될 것이다. 즉, 오실레이터(110)는 고전압 펌프 회로들(130) 각각의 동작이 시작되는 시점이 중첩되지 않도록 펌핑 클럭 신호들(CLK_PMP1~CLK_PMP6)을 출력한다.
조금 더 구체적으로 설명하면, 다음과 같다. 도 7 및 도 8에 도시된 바와 같이, 오실레이터(110)는 오실레이터 동작 신호(OSC_EN)가 활성화되면 클럭 신호를 발진한다. 발진된 클럭 신호는 제1 펌핑 클럭 신호(CLK_PMP1)로서 제1 고전압 펌프 회로(131)에 제공된다. 여기에서, 제1 펌핑 클럭 신호(CLK_PMP1)의 주기는 T이다. 제1 고전압 펌프 회로(131)는 제1 펌핑 클럭 신호(CLK_PMP1)에 응답하여 챠지 펌핑 동작을 수행한다.
제1 버퍼 회로(BF1)는 제1 펌핑 클럭 신호(CLK_PMP1)를 지연 시간(ΔDL) 만큼 지연시키고, 제2 펌핑 클럭 신호(CLK_PMP2)를 출력한다. 제2 펌핑 클럭 신호(CLK_PMP2)는 제2 고전압 펌프 회로(132)에 제공된다. 제2 고전압 펌프 회로(132)는 제2 펌핑 클럭 신호(CLK_PMP2)에 응답하여 챠지 펌핑 동작을 수행한다.
제2 버퍼 회로(BF2)는 제2 펌핑 클럭 신호(CLK_PMP2)를 지연 시간(ΔDL) 만큼 지연시키고, 제3 펌핑 클럭 신호(CLK_PMP3)를 출력한다. 여기에서, 제1 버퍼 회로(BF1)를 통해 지연된 지연 시간(ΔDL)과 제2 버퍼 회로(BF2)를 통해 지연된 지연 시간(ΔDL)은 동일할 것이다. 제3 펌핑 클럭 신호(CLK_PMP3)는 제3 고전압 펌프 회로(133)에 제공된다. 제3 고전압 펌프 회로(133)는 제3 펌핑 클럭 신호(CLK_PMP3)에 응답하여 챠지 펌핑 동작을 수행한다.
이러한 방식으로, 제4 펌핑 클럭 신호(CLK_PMP4), 제5 펌핑 클럭 신호(CLK_PMP5), 및 제6 펌핑 클럭 신호(CLK_PMP6)가 출력된다. 그리고 펌핑 클럭 신호들(CLK_PMP4~CLK_PMP6)에 응답하여 제4 고전압 펌프 회로(134), 제5 고전압 펌프 회로(135), 및 제6 고전압 펌프 회로(136)는 챠지 펌핑 동작을 수행한다.
도 8을 참조하면, 버퍼 회로들(BF1 내지 BF5)을 통해 지연된 전체 지연 시간(ΔDL×5)은 제1 펌핑 클럭 신호(CLK_PMP1)의 주기(T)보다 짧음을 알 수 있다. 따라서, 오실레이터(110)는 앞서 설명된 수학식 1의 조건을 만족하도록 구성되며, 오실레이터(110)는 고전압 펌프 회로들(130) 각각의 동작이 시작되는 시점이 중첩되지 않도록 펌핌 클럭 신호들(CLK_PMP1 내지 CLK_PMP6)을 고전압 펌프 회로들(130)로 제공한다.
본 발명의 실시 예들에 따르면, 오실레이터(도 1의 110)는 고전압 펌프 회로들(130) 각각의 동작이 시작되는 시점이 중첩되지 않도록 펌핑 클럭 신호들(CLK_PMP1 내지 CLK_PMPk)을 고전압 펌프 회로들(130)로 제공하기 때문에, 고전압 발생 회로(100)의 피크 전류는 감소될 수 있다.
도 9는 본 발명의 실시 예들에 따른 고전압 발생 회로를 포함하는 불휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다. 본 발명의 실시 예들에 따른 고전압 발생 회로(100)를 포함하는 메모리 장치는 플래시 메모리 장치(1000)로 예시될 것이다. 하지만, 본 발명의 실시 예들에 따른 고전압 발생 회로(100)는 전원 전압보다 높은 고전압을 사용하는 다양한 메모리 장치에 포함될 수 있음은 잘 이해될 것이다.
도 9를 참조하면, 플래시 메모리 장치(1000)는 고전압 발생 회로(100), 제어 로직(200), 행 디코더(300), 메모리 셀 어레이(400), 및 데이터 입출력 회로(500)를 포함한다.
메모리 셀 어레이(400)는 복수의 행들(즉, 워드 라인들)과 복수의 열들(즉, 비트 라인들)의 교차 영역에 배열된 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(400)의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다.
행 디코더(300)는 제어 로직(200)에 의해서 제어되며, 행 어드레스(RA)에 응답하여 메모리 셀 어레이의 워드 라인들을 선택적으로 구동한다. 행 디코더(300)는 고전압 발생 회로(100)에서 발생된 전압들 중 어느 하나를 해당 워드 라인에 인가한다.
데이터 입출력 회로(500)는 메모리 셀 어레이의 비트 라인들에 대응하는 데이터 입출력 회로들(도시되지 않음)을 포함한다. 데이터 입출력 회로(500)는 제어 로직(200)에 의해서 제어된다. 데이터 입출력 회로(500)는 동작 모드에 따라 감지 증폭기 또는 쓰기 드라이버로서 동작한다. 예를 들면, 데이터 입출력 회로(500)는 읽기 동작 시 감지 증폭기로서 동작하고, 프로그램 동작 시 쓰기 드라이버로서 동작한다.
제어 로직(200)은 외부 장치(예를 들면, 호스트, 메모리 컨트롤러, 메모리 인터페이스 등)의 명령 또는 제어 신호에 응답하여 플래시 메모리 장치(1000)의 제반 동작을 제어한다. 예를 들면, 제어 로직(200)은 플래시 메모리 장치(1000)의 소거, 프로그램, 읽기 동작을 제어한다. 제어 로직(200)은 이러한 동작에 필요한 전압들을 발생하도록 고전압 발생 회로(100)를 제어한다.
고전압 발생 회로(100)는 동작 모드에 따라 다양한 내부 전압(Vitrnl)들을 발생하도록 구성된다. 예를 들면, 고전압 발생 회로(100)는 소거 동작, 프로그램 동작, 읽기 동작에서 필요로 하는 복수의 전압들을 발생한다.
고전압 발생 회로(100)는 소거 동작에서 필요로 하는 전압을 발생하기 위한 소거 전압용 고전압 발생 회로, 프로그램 동작에서 필요로 하는 전압을 발생하기 위한 프로그램 전압용 고전압 발생 회로, 읽기 동작에서 필요로 하는 전압을 발생하기 위한 읽기 전압용 고전압 발생 회로를 포함할 수 있다. 다른 예로써, 고전압 발생 회로(100)는 발생된 전압을 분압하여 필요로 하는 전압을 발생하기 위한 레귤레이터를 더 포함할 수 있다.
고전압 발생 회로(100)는 도 1 내지 도 8을 참조하여 설명된 것과 같이 구성되고 동작할 것이다. 그러므로 그것에 대한 설명은 생략될 것이다.
도 10은 도 9의 불휘발성 메모리 장치를 포함하는 사용자 장치를 예시적으로 보여주는 블럭도이다. 도 10을 참조하면, 사용자 장치(2000)는 데이터 저장 장치(2100)와 호스트 장치(2500)로 구성된다. 데이터 저장 장치(2100)는 솔리드 스테이트 드라이브(solid state drive, 이하, 'SSD'라 칭함)일 것이다. SSD(2100)는 SSD 컨트롤러(SSD controller, 2200), 버퍼 메모리 장치(buffer memory device, 2300), 그리고 저장 매체(2400)를 포함한다.
본 발명의 실시 예에 따른 SSD(2100)는 슈퍼 캐패시터들(super capacitors)을 포함하는 임시 전원 회로를 더 포함할 수 있다. 이러한 임시 전원 회로는 서든 파워 오프(sudden power off)가 발생하는 경우, SSD(2100)가 정상적으로 종료되도록 전원을 공급할 수 있다.
SSD(2100)는 호스트(2500)의 액세스 요청에 응답하여 동작한다. 즉, 호스트(2500)로부터의 요청에 응답하여, SSD 컨트롤러(2200)는 저장 매체(2400)를 액세스하도록 구성된다. 예를 들면, SSD 컨트롤러(2200)는 저장 매체(2400)의 읽기, 쓰기 그리고 소거 동작을 제어하도록 구성된다. 버퍼 메모리 장치(2300)에는 저장 매체(2400)에 저장될 데이터가 임시 저장된다. 또한, 버퍼 메모리 장치(2300)에는 저장 매체(2400)로부터 읽혀진 데이터가 임시 저장된다. 버퍼 메모리 장치(2300)에 저장된 데이터는 SSD 컨트롤러(2200)의 제어에 따라 저장 매체(2400) 또는 호스트(2500)로 전송된다.
SSD 컨트롤러(2200)는 복수의 채널들(CH0~CHk)을 통해 저장 매체(2400)와 연결된다. 각각의 채널들(CH0~CHk)에는 복수의 불휘발성 메모리 장치들(NVM00~NVM0i, NVk0~NVki)이 연결된다. 복수의 불휘발성 메모리 장치들은 채널을 공유할 수 있다. 저장 매체(2400)는 본 발명의 실시 예에 따른 낸드 플래시 메모리 장치로 구성될 것이다. 하지만, 저장 매체(2400)가 낸드 플래시 메모리 장치에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 저장 매체(2400)는 노어 플래시 메모리 장치(NOR flash memory device), PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), MRAM(Magnetic RAM) 등과 같은 불휘발성 메모리 장치들 중 하나로 구성될 수 있다.
SSD 컨트롤러(2200)는 에러 정정 코드 유닛(2210)을 포함한다. 에러 정정 코드 유닛(2210)은 저장 매체(2400)로부터 읽혀진 데이터의 에러를 검출하고 정정한다.
도 11은 도 9의 불휘발성 메모리 장치를 포함하는 또 다른 사용자 장치를 예시적으로 보여주는 블럭도이다. 도 11을 참조하면, 사용자 장치(3000)는 호스트 장치(3100)와 데이터 저장 장치(3150)를 포함한다. 데이터 저장 장치(3150)는 컨트롤러(3200) 및 데이터 저장 매체(3900)를 포함한다. 데이터 저장 장치(3150)는 복수의 데이터 저장 매체로 구성된 데이터 저장 매체(3900)를 포함할 수 있다.
컨트롤러(3200)는 호스트(3100) 및 데이터 저장 매체(3900)에 연결된다. 컨트롤러(3200)는 호스트(3100)의 요청에 응답하여 데이터 저장 매체(3900)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(3200)는 데이터 저장 매체(3900)의 읽기, 쓰기 또는 소거 동작을 제어하도록 구성된다. 컨트롤러(3200)는 데이터 저장 매체(3900) 및 호스트(3100) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(3200)는 데이터 저장 매체(3900)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(3200)는 램(random access memory: RAM), 중앙 처리 장치(central processing unit: CPU), 호스트 인터페이스(host interface), 에러 정정 코드 유닛, 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 포함할 수 있다. 램(3600)은 중앙 처리 장치(3400)의 동작 메모리(working memory)로써 이용될 수 있다. 중앙 처리 장치(3400)는 컨트롤러(3200)의 제반 동작을 제어한다.
호스트 인터페이스(3300)는 호스트(3100)와 컨트롤러(3200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들면, 컨트롤러(3200)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트(3100)와 통신하도록 구성될 수 있다.
에러 정정 코드 유닛(3700)은 데이터 저장 매체(3900)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다. 메모리 인터페이스(3500)는 데이터 저장 매체(3900)와 컨트롤러(3200)를 인터페이싱(interfacing)할 수 있다.
컨트롤러(3200)의 구성 요소들이 위에서 언급된 구성 요소들에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 컨트롤러(3200)는 초기 부팅 동작에 필요한 코드 데이터(code data) 그리고 호스트(3100)와의 인터페이싱을 위한 데이터를 저장하는 ROM(read only memory)을 더 포함할 수 있다.
컨트롤러(3200) 및 데이터 저장 매체(3900)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(3200) 및 데이터 저장 매체(3900)는 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD, SDHC), UFS(niversal flash storage) 등을 구성할 수 있다.
다른 예로써, 컨트롤러(3200) 그리고 데이터 저장 매체(3900)는 반도체 드라이브(solid state drive: SSD), 컴퓨터(computer), 휴대용 컴퓨터(portable computer), UMPC(ultra mobile personal computer), 워크스테이션(work station), 넷북(net book), PDA(personal digital assistant), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크(home network)를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크(computer network)를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크(telematics network)를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 시스템(computer system)을 구성하는 다양한 구성 요소들 중 하나, RFID(radio frequency identification) 장치 또는 임베디드 시스템(embedded system)에 적용될 수 있다.
다른 예로써, 컨트롤러(3200) 또는 데이터 저장 매체(3900)는 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 컨트롤러(3200) 또는 데이터 저장 매체(3900)는 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.
도 12는 도 10의 사용자 장치를 장착하는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 본 발명의 실시 예에 따른 컴퓨터 시스템(4000)은 시스템 버스(4700)에 전기적으로 연결되는 네트워크 어댑터(4100), 중앙 처리 장치(4200), 데이터 저장 장치(4300), 램(4400), 롬(4500) 그리고 사용자 인터페이스(4600)를 포함한다. 여기에서 데이터 저장 장치(4300)는 도 10의 사용자 장치로 구성된다. 또는, 데이터 저장 장치(4300)는 도 11의 사용자 장치로 구성될 수 있다.
네트워크 어댑터(4100)는 컴퓨터 시스템(4000)과 외부의 네트워크들 간의 인터페이싱을 제공한다. 중앙 처리 장치(4200)는 램(4400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다. 데이터 저장 장치(4300)는 컴퓨터 시스템(4000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 데이터 저장 장치(4300)에는 컴퓨터 시스템(4000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 저장된다.
램(4400)은 컴퓨터 시스템(4000)의 워킹 메모리로 사용될 수 있다. 부팅 시에 램(4400)에는 데이터 저장 장치(4300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(4500)에는 부팅시 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(4600)를 통해서 컴퓨터 시스템(4000)과 사용자 사이의 정보 교환이 이루어진다.
이외에도, 컴퓨터 시스템(4000)은 배터리(Battery)나 모뎀(Modem) 등을 더 포함할 수 있다. 또한, 비록 도면에는 도시되지 않았지만, 본 발명의 실시 예에 따른 컴퓨터 시스템에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램(Mobile DRAM) 등이 더 제공될 수 있음은 잘 이해될 것이다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 고전압 발생 회로
110 : 오실레이터
130 : 고전압 펌프 회로
150 : 레벨 디텍터

Claims (10)

  1. 제 1 전하 펌프 회로;
    제 2 전하 펌프 회로; 및
    상기 제 1 전하 펌프 회로를 구동시키기 위한 제 1 클럭 신호와, 상기 제 2 전하 펌프 회로를 구동시키기 위한 제 2 클럭 신호를 출력하도록 구성되는 오실레이터를 포함하되,
    상기 오실레이터는 상기 제 1 클럭 신호를 제 1 지연 시간만큼 지연하여 상기 제 2 클럭 신호를 출력하도록 구성되는 제 1 지연 회로를 포함하고,
    상기 제 1 지연 회로는 상기 제 1 클럭 신호의 주기에 따라 상기 제 1 지연 시간을 가변하도록 구성되는 고전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 오실레이터는 제어 코드에 따라 상기 제 1 클럭 신호의 주기를 가변하도록 구성되는 고전압 발생 회로.
  3. 제 2 항에 있어서,
    상기 제 1 지연 회로는 상기 제어 코드에 따라 상기 제 1 지연 시간을 가변하도록 구성되는 고전압 발생 회로.
  4. 제 3 항에 있어서,
    상기 제 1 지연 회로는 상기 제어 코드에 따라 조절되는 저항 또는 커패시터를 포함하고, 상기 제 1 지연 시간은 상기 저항 또는 상기 커패시터에 따라 가변되는 것을 특징으로 하는 고전압 발생 회로.
  5. 복수의 워드 라인들과 복수의 비트 라인들의 교차 영역에 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 인가될 전압을 발생하는 고전압 발생 회로를 포함하되,
    상기 고전압 발생 회로는,
    복수의 전하 펌프 회로들; 및
    서로 연결된 복수의 지연 회로들을 포함하고, 상기 지연 회로들에 최초 입력되는 입력 클럭 신호와 상기 지연 회로들로부터 출력되는 클럭 신호들이 상기 전하 펌프 회로들을 각각 구동시키도록 구성되는 오실레이터를 포함하되,
    상기 지연 회로들 각각은 상기 최초 입력되는 입력 클럭 신호를 동일한 지연 시간만큼 지연시키고, 상기 지연 회로들에 의해서 지연되는 총 지연 시간은 상기 최초 입력되는 입력 클럭 신호의 주기보다 작거나 같은 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 고전압 발생 회로는,
    제 1 전하 펌프 회로;
    제 2 전하 펌프 회로;
    제 3 전하 펌프 회로; 및
    상기 제 1 전하 펌프 회로를 구동시키기 위한 제 1 클럭 신호와, 상기 제 2 전하 펌프 회로를 구동시키기 위한 제 2 클럭 신호와, 상기 제 3 전하 펌프 회로를 구동시키기 위한 제 3 클럭 신호를 출력하도록 구성되는 오실레이터를 포함하되,
    상기 오실레이터는 상기 제 1 클럭 신호를 제 1 지연 시간만큼 지연하여 상기 제 2 클럭 신호를 출력하도록 구성되는 제 1 지연 회로와, 상기 제 2 클럭 신호를 제 2 지연 시간만큼 지연하여 상기 제 3 클럭 신호를 출력하도록 구성되는 제 2 지연 회로를 포함하고,
    상기 제 1 지연 회로와 상기 제 2 지연 회로는 상기 제 1 클럭 신호의 주기에 따라 상기 제 1 지연 시간과 상기 제 2 지연 시간을 가변하도록 구성되는 불휘발성 메모리 장치.
  7. 고전압 발생 회로의 동작 방법에 있어서:
    주 클럭 신호를 발생하는 단계;
    상기 주 클럭 신호를 제 1 지연 시간만큼 지연하여 제 1 클럭 신호를 발생하는 단계;
    상기 제 1 클럭 신호를 제 2 지연 시간만큼 지연하여 제 2 클럭 신호를 발생하는 단계; 및
    상기 주 클럭 신호, 상기 제 1 클럭 신호 및 상기 제 2 클럭 신호에 각각 응답하여 전압을 생성하는 단계를 포함하되,
    상기 제 1 지연 시간과 상기 제 2 지연 시간의 합은 상기 주 클럭 신호의 주기보다 작거나 같은 것을 특징으로 하는 동작 방법.
  8. 제 7 항에 있어서,
    상기 주 클럭 신호를 발생하는 단계는 제어 코드에 따라 상기 주 클럭 신호의 주기를 가변하는 단계를 포함하는 동작 방법.
  9. 제 8 항에 있어서,
    상기 제 1 지연 시간과 상기 제 2 지연 시간은 상기 제어 코드에 따라 가변되는 것을 특징으로 하는 동작 방법.
  10. 제 9 항에 있어서,
    상기 제 1 지연 시간과 상기 제 2 지연 시간은 동일한 것을 특징으로 하는 동작 방법.
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