CN113726340B - Sar-dac器件及其工作方法 - Google Patents

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Abstract

一种SAR‑DAC器件及其工作方法，SAR‑DAC器件包括：比较器，比较器有正输入端和负输入端；DAC核心单元，DAC核心单元包括：第一电容，第一电容有第一充放电端；第二电容，第二电容有第二充放电端；电流控制放电结构；电流控制放电结构包括若干个电流束电路单元，各个电流束电路单元均包括第一放电输入端和第二放电输入端，各第一放电输入端均与第一充放电端和正输入端连接，各第二放电输入均与第二充放电端和输入端连接；电流控制放电结构适于采用至少部分数量的电流束电路单元通过第一放电输入端对第一电容放电，还适于采用至少部分数量的电流束电路单元通过第二放电输入端对第二电容放电。所述SAR‑DAC器件的性能提高。

Description

SAR-DAC器件及其工作方法
技术领域
本发明涉及集成电路领域，尤其涉及一种SAR-DAC器件及其工作方法。
背景技术
由于高质量多媒体以及高速通信额需要不断增长，数模转换器(DAC)的设计正在朝着高精度、高采样率以及低功耗的方向发展。其中，低功耗的设计对于便携式设备尤为重要。
逐次逼近型数模转换器(SAR-DAC)是一种公认的低功耗的DAC结构。尽管逼近型模数转换器的速度一般、精度中等，但是由于逐次逼近型模数转换器的功耗低，能满足大部分的市场需要，所以逐次逼近型模数转换器的应用较为广泛。
然而，现有的逐次逼近型模数转换器的性能还有待提高。
发明内容
本发明解决的问题是提供一种SAR-DAC器件及其工作方法，以提高SAR-DAC器件的性能。
为解决上述问题，本发明提供一种SAR-DAC器件，包括：比较器，所述比较器具有正输入端和负输入端；DAC核心单元，所述DAC核心单元包括：第一电容，第一电容具有第一充放电端，第一充放电端与所述正输入端连接；第二电容，第二电容具有第二充放电端，第二充放电端与所述负输入端连接；电流控制放电结构；所述电流控制放电结构包括若干个电流束电路单元，各个电流束电路单元均包括第一放电输入端和第二放电输入端，各第一放电输入端均与第一充放电端连接，各第二放电输入均与第二充放电端连接；所述电流控制放电结构适于采用至少部分数量的电流束电路单元通过第一放电输入端对第一电容放电，所述电流控制放电结构还适于采用至少部分数量的电流束电路单元通过第二放电输入端对第二电容放电。
可选的，各个电流束电路单元均包括：第一控制单元、第二控制单元和电流束镜像单元，第一控制单元与电流束镜像单元连接，第二控制单元与电流束镜像单元连接，第一控制单元适于导通或断开第一放电输入端至电流束镜像单元的放电路径，第二控制单元适于导通或断开第二放电输入端至电流束镜像单元的放电路径。
可选的，所述第一控制单元包括第一MOS晶体管，所述第一MOS晶体管的类型为P型，第一MOS晶体管的源极为第一放电输入端；第二控制单元包括第二MOS晶体管，第二MOS晶体管的类型为P型，第二MOS晶体管的源极为第二放电输入端；所述电流束镜像单元包括第三MOS晶体管，第三MOS晶体管的类型为N型，第三MOS晶体管的漏极分别与第一MOS晶体管的漏极以及第二MOS晶体管的漏极连接，第三MOS晶体管的源极接地。
可选的，所述电流控制放电结构还包括：正温度系数电路单元、负温度系数电路单元和偏置输出单元，所述偏置输出单元包括第一输出单元、第二输出单元和第三输出单元，第一输出单元与负温度系数电路单元连接，第二输出单元与正温度系数电路单元连接，第一输出单元的输出端和第二输出单元的输出端均与第三输出单元的输入端连接，第一输出单元适于输出负温度系数电流至第三输出单元，第二输出单元适于输出正温度系数电流至第三输出单元；各个电流束电路单元包括电流束镜像单元，各个电流束镜像单元均与所述第三输出单元的输入端连接，所述第三输出单元与所述电流束镜像单元为电流镜，所述第三输出单元中的电流适于镜像至各电流束镜像单元中。
可选的，所述第一输出单元包括第四MOS晶体管，第四MOS晶体管的类型为P型，第四MOS晶体管的漏极为第一输出单元的输出端；所述负温度系数电路单元包括第六MOS晶体管，第七MOS晶体管、第八MOS晶体管、第九MOS晶体管、第一双极型晶体管和第一电阻，第六MOS晶体管和第七MOS晶体管的类型为P型，第八MOS晶体管和第九MOS晶体管的类型为N型，第六MOS晶体管的源极、第七MOS晶体管的源极和第四MOS晶体管的源极连接至电源线，第六MOS晶体管的栅极、第七MOS晶体管的栅极、第七MOS晶体管的漏极、第九MOS晶体管的漏极和第四MOS晶体管的栅极连接在一起，第八MOS晶体管的栅极、第九MOS晶体管的栅极、第八MOS晶体管的漏极和第六MOS晶体管的漏极连接在一起，第八晶体管的源极与第一双极型晶体管的发射极连接，第一双极型晶体管的基极与第一双极型晶体管的集电极连接，第九MOS晶体管的源极与第一电阻的一端连接，第一电阻的另一端和第一双极型晶体管的集电极连接至地线。
可选的，所述第二输出单元包括第五MOS晶体管，第五MOS晶体管的类型为P型，第五MOS晶体管的漏极为第二输出单元的输出端；所述正温度系数电路单元包括第十MOS晶体管，第十一MOS晶体管、第十二MOS晶体管、第十三MOS晶体管、第二双极型晶体管、第三双极型晶体管和第二电阻，第十MOS晶体管和第十一MOS晶体管的类型为P型，第十二MOS晶体管和第十三MOS晶体管的类型为N型，第十MOS晶体管的源极、第十一MOS晶体管的源极和第五MOS晶体管的源极连接至电源线，第十MOS晶体管的栅极、第十一MOS晶体管的栅极、第十一MOS晶体管的漏极、第十三MOS晶体管的漏极和第五MOS晶体管的栅极连接在一起，第十二MOS晶体管的栅极、第十三MOS晶体管的栅极、第十二MOS晶体管的漏极和第十MOS晶体管的漏极连接在一起，第十二MOS晶体管的源极与第二双极型晶体管的发射极连接，第二双极型晶体管的基极与第二双极型晶体管的集电极连接，第十三MOS晶体管的源极与第二电阻的一端连接，第二电阻的另一端和第三双极型晶体管的发射极连接，第三双极型晶体管的基极与第三双极型晶体管的集电极连接，第二双极型晶体管的集电极和第三双极型晶体管的集电极连接至地线。
可选的，所述第三输出单元包括第十四MOS晶体管，第十四MOS晶体管的类型为N型，第十四MOS晶体管的漏极为第三输出单元的输入端，第十四MOS晶体管的栅极与第十四MOS晶体管的漏极连接，第十四MOS晶体管的源极接地线。
可选的，还包括：第一采样开关，第一采样开关与第一充放电端连接，第一采样开关适于在开启的状态下输出第一采样信号；第二采样开关，第二采样开关与第二充放电端连接，第二采样开关适于在开启的状态下输出第二采样信号。
可选的，所述第一电容的容值与所述第二电容的容值相等。
可选的，第一电容还具有与第一充放电端相对的第一电容端，第一电容端接地；第二电容还具有与第二充放电端相对的第二电容端，第二电容端接地。
本发明还提供一种SAR-DAC器件的工作方法，包括：提供上述任意一项的SAR-DAC器件；进行第一次比较步骤至第N次比较步骤，在每次的比较步骤中，采用比较器对正输入端的电位和负输入端的电位进行比较，并输出比较结果，N为大于等于2的整数；进行第一放电步骤至第N-1次放电步骤，在每次放电步骤中，对第一充放电端的电位和第二充放电端的电位中较高的一端进行放电；进行第一次比较步骤后，进行第一次放电步骤；进行第j次放电步骤后，进行第j+1次比较步骤，j为大于等于1且小于等于N-1的整数；其中，在所述电流控制放电结构中，电流束电路单元的总个数等于2N-2；在第j次放电步骤中，采用电流束电路单元工作的个数为2N-j-1。
可选的，还包括：进行采样步骤，所述采样步骤包括：对第一电容进行充电，使第一充放电端具有第一初始电位；对第二电容进行充电，使第二充放电端具有第二初始电位；进行采样步骤后，进行第一次比较步骤至第N次比较步骤；通过第一次比较步骤判断第一初始电位和第二初始电位的大小；进行第一次赋值至第N次赋值，第i次比较步骤后，根据第i次比较步骤的比较结果进行第i次赋值，i为大于等于1且小于等于N的整数；在第j次赋值后进行第j次放电步骤。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的SAR-DAC器件中，对第一电容和第二电容的电荷重新分配采用电流放电过程来实现，即采用采用电流控制放电结构单向放电的方式对第一电容和第二电容的电荷重新分配，每次放电后，对第一充放电端和第二充放电端的电位进行比较。通过使用电流控制放电结构，使SAR-DAC器件中电容矩阵大大减小，在版图上有巨大的优势，可以大大减小版图面积，降低成本。同时，能够采用较小容值的第一电容和第二电容，且采用电流放电的方式对第一电容和第二电容进行放电，因此提高了SAR-DAC器件的速度。综上，提高了SAR-DAC器件的性能。
其次，由于电流控制放电结构包括正温度系数电路单元、负温度系数电路单元，而第一输出单元与负温度系数电路单元连接，第二输出单元与正温度系数电路单元连接，因此使第一输出单元能够输出负温度系数电流，第二输出单元能够输出正温度系数电流。第一输出单元的输出端和第二输出单元的输出端均与第三输出单元的输入端连接，第一输出单元输出负温度系数电流至第三输出单元，第二输出单元输出正温度系数电流至第三输出单元，因此第三输出单元的输入端的电流是一个与温度基本无关的电流。由于第三输出单元与所述电流束镜像单元为电流镜，因此能够将第三输出单元的输入端的电流镜像至电流束镜像单元中，使得电流束镜像单元中的电流束的电流是一个与温度基本无关的电流。电流束镜像单元中的电流束中电流相对稳定，因此提高了SAR-DAC器件的精度。
附图说明
图1是一种SAR-DAC器件的结构示意图；
图2是本发明一实施例中SAR-DAC器件的结构示意图；
图3是图2中电流控制放电结构的电路示意图；
图4为本发明一实施例中SAR-DAC器件的工作流程图；
图5为本发明一实施例中SAR-DAC器件工作过程的示意图。
具体实施方式
正如背景技术所述，现有技术形成的SAR-DAC器件的性能较差。
一种SAR-DAC器件，请参考图1，包括：两路电路单元，每一个电路单元包括：比较器100、电容矩阵单元110和采样开关。
由于采用多路的电路单元，因此使得在相同次数的比较下，使得电荷重新分配的次数减少，使得速度得到提高。
然而，对于一个五位精度的数据，一个电容矩阵单元110中用到了64个90fF的电容，SAR-DAC器件中的版图面积大部分被电容矩阵单元110占据了。两路的电路单元使得SAR-DAC器件具有两个电容矩阵单元110，总的电容矩阵的面积更大，导致SAR-DAC器件中的版图面积较大，成本增加。
在此基础上，本发明提供一种SAR-DAC器件，包括：比较器，所述比较器具有正输入端和负输入端；DAC核心单元，所述DAC核心单元包括：第一电容，第一电容具有第一充放电端，第一充放电端与所述正输入端连接；第二电容，第二电容具有第二充放电端，第二充放电端与所述负输入端连接；电流控制放电结构；所述电流控制放电结构包括若干个电流束电路单元，各个电流束电路单元均包括第一放电输入端和第二放电输入端，各第一放电输入端均与第一充放电端连接，各第二放电输入均与第二充放电端连接；所述电流控制放电结构适于采用至少部分数量的电流束电路单元通过第一放电输入端对第一电容放电，所述电流控制放电结构还适于采用至少部分数量的电流束电路单元通过第二放电输入端对第二电容放电。所述SAR-DAC器件的性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明一实施例提供一种SAR-DAC器件，请结合参考图2和图3，包括：
比较器200(参考图2)，所述比较器200具有正输入端和负输入端；
DAC核心单元300(参考图2)，所述DAC核心单元300包括：第一电容301，第一电容301具有第一充放电端，第一充放电端与所述正输入端连接；第二电容302，第二电容302具有第二充放电端，第二充放电端与所述负输入端连接；电流控制放电结构400；
所述电流控制放电结构400包括若干个电流束电路单元A(参考图3)，各个电流束电路单元A均包括第一放电输入端DAC+和第二放电输入端DAC-，各第一放电输入端DAC+均与第一充放电端连接，各第二放电输入均DAC-与第二充放电端连接；所述电流控制放电结构400适于采用至少部分数量的电流束电路单元A通过第一放电输入端DAC+对第一电容301放电，所述电流控制放电结构还适于采用至少部分数量的电流束电路单元通过第二放电输入端DAC-对第二电容302放电。
本实施例中，以电流控制放电结构400包括8个电流束电路单元A为示例进行说明。在其他实施例中，电流控制放电结构还可以包括其他数量的电流束电路单元。在电流控制放电结构400中，每个电流束电路单元A的结构一致。
各个电流束电路单元A均包括：第一控制单元A1、第二控制单元A2和电流束镜像单元A3，第一控制单元A1与电流束镜像单元A3连接，第二控制单元A2与电流束镜像单元A3连接，第一控制单元A1适于导通或断开第一放电输入端DAC+至电流束镜像单元A3的放电路径，第二控制单元A2适于导通或断开第二放电输入端DAC-至电流束镜像单元A3的放电路径。
所述第一控制单元A1具有第一控制端Comp+，第一控制端Comp+上施加电压，用于使第一控制单元A1导通或断开，进而控制第一放电输入端DAC+至电流束镜像单元A3的放电路径的导通或断开。
所述第二控制单元A2具有第二控制端Comp-，第二控制端Comp-上施加电压，用于使第二控制单元A2导通或断开，进而控制第二放电输入端DAC-至电流束镜像单元A3的放电路径的导通或断开。
本实施例中，所述第一控制单元A1包括第一MOS晶体管M1，所述第一MOS晶体管M1的类型为P型，第一MOS晶体管M1的源极为第一放电输入端DAC+，第一MOS晶体管M1的栅极为第一控制端Comp+。
当导通第一MOS晶体管M1，第一放电输入端DAC+至电流束镜像单元A3的放电路径导通，电流控制放电结构400对第一电容301放电。
本实施例中，第二控制单元A2包括第二MOS晶体管M2，第二MOS晶体管M2的类型为P型，第二MOS晶体管M2的源极为第二放电输入端DAC-，第二MOS晶体管M2的栅极为第二控制端Comp-。
当导通第二MOS晶体管M2，第二放电输入端DAC-至电流束镜像单元A3的放电路径导通，电流控制放电结构400对第二电容302放电。
本实施例中，所述电流束镜像单元A3包括第三MOS晶体管M3，第三MOS晶体管M3的类型为N型，第三MOS晶体管M3的漏极分别与第一MOS晶体管M1的漏极以及第二MOS晶体管M2的漏极连接，第三MOS晶体管M3的源极接地。
所述电流控制放电结构400还包括：正温度系数电路单元B(参考图3)、负温度系数电路单元(参考图3)C和偏置输出单元D(参考图3)，所述偏置输出单元D包括第一输出单元D1、第二输出单元D2和第三输出单元D3，第一输出单元D1与负温度系数电路单元C连接，第二输出单元D2与正温度系数电路单元B连接，第一输出单元D1的输出端和第二输出单元D2的输出端均与第三输出单元D3的输入端连接，第一输出单元D1适于输出负温度系数电流至第三输出单元D3，第二输出单元D2适于输出正温度系数电流至第三输出单元D3。
各个电流束电路单元A包括电流束镜像单元A3，各个电流束镜像单元A3均与所述第三输出单元D3的输入端连接。
本实施例中，所述第一输出单元D1包括第四MOS晶体管M4，第四MOS晶体管M4的类型为P型，第四MOS晶体管M4的漏极为第一输出单元D1的输出端。
本实施例中，所述负温度系数电路单元包括第六MOS晶体管M6，第七MOS晶体管M7、第八MOS晶体管M8、第九MOS晶体管M9、第一双极型晶体管Q1和第一电阻R1，第六MOS晶体管M6和第七MOS晶体管M7的类型为P型，第八MOS晶体管M8和第九MOS晶体管M9的类型为N型，第六MOS晶体管M6的源极、第七MOS晶体管M7的源极和第四MOS晶体管M4的源极连接至电源线VDD，第六MOS晶体管M6的栅极、第七MOS晶体管M7的栅极、第七MOS晶体管M7的漏极、第九MOS晶体管M9的漏极和第四MOS晶体管M4的栅极连接在一起，第八MOS晶体管M8的栅极、第九MOS晶体管M9的栅极、第八MOS晶体管M8的漏极和第六MOS晶体管M6的漏极连接在一起，第八晶体管M8的源极与第一双极型晶体管Q1的发射极连接，第一双极型晶体管Q1的基极与第一双极型晶体管Q1的集电极连接，第九MOS晶体管M9的源极与第一电阻R1的一端连接，第一电阻R1的另一端和第一双极型晶体管Q1的集电极连接至地线VSS。
第一双极型晶体管Q1的类型为NPN型或PNP型。
本实施例中，所述第二输出单元D2包括第五MOS晶体管M5，第五MOS晶体管M5的类型为P型，第五MOS晶体管M5的漏极为第二输出单元D2的输出端。
本实施例中，所述正温度系数电路单元B包括第十MOS晶体管M10，第十一MOS晶体管M11、第十二MOS晶体管M12、第十三MOS晶体管M13、第二双极型晶体管Q2、第三双极型晶体管Q3和第二电阻R2，第十MOS晶体管M10和第十一MOS晶体管M11的类型为P型，第十二MOS晶体管M12和第十三MOS晶体管M13的类型为N型，第十MOS晶体管M10的源极、第十一MOS晶体管M11的源极和第五MOS晶体管M5的源极连接至电源线VDD，第十MOS晶体管M10的栅极、第十一MOS晶体管M11的栅极、第十一MOS晶体管M11的漏极、第十三MOS晶体管M13的漏极和第五MOS晶体管M5的栅极连接在一起，第十二MOS晶体管M12的栅极、第十三MOS晶体管M13的栅极、第十二MOS晶体管M12的漏极和第十MOS晶体管M10的漏极连接在一起，第十二MOS晶体管M12的源极与第二双极型晶体管Q2的发射极连接，第二双极型晶体管Q2的基极与第二双极型晶体管Q2的集电极连接，第十三MOS晶体管M13的源极与第二电阻R2的一端连接，第二电阻R2的另一端和第三双极型晶体管Q3的发射极连接，第三双极型晶体管Q3的基极与第三双极型晶体管Q3的集电极连接，第二双极型晶体管Q2的集电极和第三双极型晶体管Q3的集电极连接至地线VSS。
第二双极型晶体管Q2的类型为NPN型或PNP型，第三双极型晶体管Q3的类型为NPN型或PNP型。本实施例中，第二双极型晶体管Q2的类型为PNP型，第三双极型晶体管Q3的类型为PNP型。
本实施例中，所述第三输出单元D3包括第十四MOS晶体管M14，第十四MOS晶体管M14的类型为N型，第十四MOS晶体管M14的漏极为第三输出单元D3的输入端，第十四MOS晶体管M14的栅极与第十四MOS晶体管M14的漏极连接，第十四MOS晶体管M14的源极接地线VSS。
所述第三输出单元D3与所述电流束镜像单元A为电流镜，所述第三输出单元D3中的电流适于镜像至各电流束镜像单元A中。
第三MOS晶体管M3的栅极与第三输出单元D3的输入端连接。本实施例中，第三MOS晶体管M3的栅极与第十四MOS晶体管M14的漏极连接。
本实施例中，还包括：第一采样开关S1，第一采样开关S1与第一充放电端连接，第一采样开关S1适于在开启的状态下输出第一采样信号Vip；第二采样开关S2，第二采样开关S2与第二充放电端连接，第二采样开关S2适于在开启的状态下输出第二采样信号Vip。
导通第一采样开关S1，为第一电容301充电；导通第二采样开关S2，为第二电容302充电。
本实施例中，所述第一电容301的容值与所述第二电容302的容值相等。
具体的，所述第一电容301的容值为0.3pF～0.7pF，如0.5pF，第二电容302的容值为0.3pF～0.7pF，如0.5pF。
第一电容301还具有与第一充放电端相对的第一电容端，第一电容端接地；第二电容302还具有与第二充放电端相对的第二电容端，第二电容端接地。
相应的，本实施例还提供一种SAR-DAC器件的工作方法，请参考图4，包括：
S01：提供上述的SAR-DAC器件；
S02：进行第一次比较步骤至第N次比较步骤，在每次的比较步骤中，采用比较器200对正输入端的电位和负输入端的电位进行比较，并输出比较结果，N为大于等于2的整数；
S03：进行第一放电步骤至第N-1次放电步骤，在每次放电步骤中，对第一充放电端的电位和第二充放电端的电位中较高的一端进行放电；进行第一次比较步骤后，进行第一次放电步骤；进行第j次放电步骤后，进行第j+1次比较步骤，j为大于等于1且小于等于N-1的整数；其中，在所述电流控制放电结构400中，电流束电路单元A的总个数等于2N-2；在第j次放电步骤中，采用电流束电路单元A工作的个数为2N-j-1。
所述SAR-DAC器件的工作方法还包括：进行采样步骤，所述采样步骤包括：对第一电容301进行充电，使第一充放电端具有第一初始电位；对第二电容302进行充电，使第二充放电端具有第二初始电位；进行采样步骤后，进行第一次比较步骤至第N次比较步骤；通过第一次比较步骤判断第一初始电位和第二初始电位的大小；进行第一次赋值至第N次赋值，第i次比较步骤后，根据第i次比较步骤的比较结果进行第i次赋值，i为大于等于1且小于等于N的整数；在第j次赋值后进行第j次放电步骤；进行第j次放电步骤后，进行第j+1次比较步骤。
需要说明的是，在进行第一放电步骤至第N-1次放电步骤中的任意一次放电中，使用的电流束电路单元A工作的个数依次递减。
在电流束电路单元A工作时，也就是说，对于参与放电的电流束电路单元A，第一放电输入端DAC+至电流束镜像单元A3的放电路径导通，或者，第二放电输入端DAC-至电流束镜像单元A3的放电路径导通，第一放电输入端DAC+至电流束镜像单元A3的放电路径和第二放电输入端DAC-至电流束镜像单元A3的放电路径只能择一导通，不能同时导通。
需要说明的是，在某些放电步骤中，可以部分电流束电路单元A参与放电，而部分电流束电路单元A不参与放电，对于不参与放电的电流束电路单元A，第一放电输入端DAC+至电流束镜像单元A3的放电路径断开，且第二放电输入端DAC-至电流束镜像单元A3的放电路径断开。
需要说明的是，对于参与放电的电流束电路单元A，在各个电流束电路单元A中，均是第一放电输入端DAC+至电流束镜像单元A3的放电路径导通，或者，在各个电流束电路单元A中，均是第二放电输入端DAC-至电流束镜像单元A3的放电路径导通。
本实施例中，以输出五位精度的数据为示例对SAR-DAC器件的工作过程进行说明。
五位精度的数据从高位至低位依次为第五位dac4、第四位dac3、第三位dac2、第二位dac1和第一位dac0。
参考图5，N＝5，具体的工作过程包括：进行采样步骤，在采样步骤中，导通第一采样开关S1，对第一电容301进行充电，使第一充放电端具有第一初始电位Vip；导通第二采样开关S2，对第二电容302进行充电，使第二充放电端具有第二初始电位Vin，之后断开第一采样开关S1和第二采样开关S2，第一充放电端保持第一初始电位Vip，第二充放电端保持第二初始电位Vin；进行采样步骤后，进行第一次比较步骤，在第一次比较步骤中，比较器200对正输入端的电位和负输入端的电位进行比较，也就是比较器对第一初始电位Vip和第二初始电位Vin进行比较，输出第一比较结果，例如，Vip大于Vin；第一次比较步骤后，进行第一次赋值，根据第一次比较步骤的第一比较结果进行第一次赋值，例如，由于Vip大于Vin，因此第五位dac4被置高，使第五位dac4等于1；第一次赋值后，进行第一次放电步骤，对第一充放电端的电位和第二充放电端的电位中较高的一端进行放电，例如，Vip大于Vin时，第一次放电步骤对第一充放电端进行放电，在第一次放电步骤中，采用电流束电路单元A工作的个数为8个，第一次放电步骤使第一充放电端保持的电位由第一初始电位Vip降至第一中间电位Vz1，此时，第二充放电端保持第二初始电位Vin；第一次放电步骤后，进行第二次比较步骤，在第二次比较步骤中，比较器200对正输入端的电位和负输入端的电位进行比较，即比较器200对第一中间电位Vz1和第二初始电位Vin进行比较，输出第二比较结果，例如，第一中间电位Vz1大于第二初始电位Vin；第二次比较步骤后，进行第二次赋值，根据第二次比较步骤的第二比较结果进行第二次赋值，例如，由于第一中间电位大于第二初始电位Vin，因此第四位dac3被置高，使第四位dac3等于1；第二次赋值后，进行第二次放电步骤，对第一充放电端的电位和第二充放电端的电位中较高的一端进行放电，例如，第一中间电位Vz1大于第二初始电位Vin时，第二次放电步骤对第一充放电端进行放电，在第二次放电步骤中，采用电流束电路单元A工作的个数为4个，第二次放电步骤使第一充放电端保持的电位由第一中间电位Vz1降至第二中间电位Vz2，此时，第二充放电端保持第二初始电位Vin；第二次放电步骤后，进行第三次比较步骤，在第三次比较步骤中，比较器200对正输入端的电位和负输入端的电位进行比较，即比较器200对第二中间电位Vz2和第二初始电位Vin进行比较，输出第三比较结果，例如，第二中间电位小于第二初始电位Vin；第三次比较步骤后，进行第三次赋值，根据第三次比较步骤的第三比较结果进行第三次赋值，例如，由于第二中间电位Vz2小于第二初始电位Vin，因此第三位dac2被置低，使第三位dac2等于0；第三次赋值后，进行第三次放电步骤，对第一充放电端的电位和第二充放电端的电位中较高的一端进行放电，
例如，第二中间电位Vz2小于第二初始电位Vin时，第三次放电步骤对第二充放电端进行放电，在第三次放电步骤中，采用电流束电路单元A工作的个数为2个，第三次放电步骤使第二充放电端保持的电位由第二初始电位Vin降至第三中间电位Vz3，此时，第一充放电端保持第二中间电位Vz2；第三次放电步骤后，进行第四次比较步骤，在第四次比较步骤中，比较器200对正输入端的电位和负输入端的电位进行比较，即比较器200对第二中间电位Vz2和第三中间电位Vz3进行比较，输出第四比较结果，例如，第二中间电位Vz2大于第三中间电位Vz3；第四次比较步骤后，进行第四次赋值，根据第四次比较步骤的第四比较结果进行第四次赋值，例如，由于第二中间电位Vz2大于第三中间电位Vz3，因此第二位dac1被置高，使第二位dac1等于1；第四次赋值后，进行第四次放电步骤，对第一充放电端的电位和第二充放电端的电位中较高的一端进行放电，例如，第二中间电位Vz2大于第三中间电位Vz3时，第四次放电步骤对第一充放电端进行放电，在第四次放电步骤中，采用电流束电路单元A工作的个数为1个，第四次放电步骤使第一充放电端保持的电位由第二中间电位Vz2降至第四中间电位Vz4，此时，第二充放电端保持第三中间电位Vz3；第四次放电步骤后，进行第五次比较步骤，在第五次比较步骤中，比较器200对正输入端的电位和负输入端的电位进行比较，即比较器200对第四中间电位Vz4和第三中间电位Vz3进行比较，输出第五比较结果，例如，第四中间电位Vz4小于第三中间电位Vz3；第五次比较步骤后，进行第五次赋值，根据第五次比较步骤的第五比较结果进行第五次赋值，例如，由于第四中间电位Vz4小于第三中间电位Vz3，因此第一位dac0被置低，使第一位dac0等于0。
由于电流控制放电结构400包括正温度系数电路单元B、负温度系数电路单元C，而第一输出单元D1与负温度系数电路单元C连接，第二输出单元D2与正温度系数电路单元B连接，因此使第一输出单元D1能够输出负温度系数电流Ic，第二输出单元D2能够输出正温度系数电流Ip。第一输出单元D1的输出端和第二输出单元D2的输出端均与第三输出单元D3的输入端连接，第一输出单元D1输出负温度系数电流Ic至第三输出单元D3，第二输出单元D2输出正温度系数电流Ip至第三输出单元D3，因此第三输出单元D3的输入端的电流Ib是一个与温度基本无关的电流。
本实施例中，通过第四MOS晶体管M4的电流为Ic，通过第五MOS晶体管M5的电流为Ip，通过第十四晶体管M14的电流为Ib。
具体的，Ic＝aVbe(Q1)/R1，其中，a为第一电流镜比例系数，Vbe(Q1)为第一双极型晶体管Q1的基极-发射极电压。
本实施例中，a＝第四MOS晶体管M4的沟道宽长比与第七MOS晶体管M7的沟道宽长比的比值。
Ip＝b(Vbe(Q3)-Vbe(Q2))/R2，其中，b为第二电流镜比例系数，Vbe(Q3)为第三双极型晶体管Q3的基极-发射极电压，Vbe(Q2)为第二双极型晶体管Q2的基极-发射极电压。
本实施例中，b＝第五MOS晶体管M5的沟道宽长比与第十一MOS晶体管M11的沟道宽长比的比值。
Ib＝Ic+Ip，Ib是一个与温度基本无关的电流。
由于第三输出单元D3与所述电流束镜像单元A3为电流镜，因此能够将Ib镜像至电流束镜像单元A3中，使得电流束镜像单元A3中的电流束的电流大小Is＝cIb，c为第三电流镜比例系数，Is是一个与温度基本无关的电流。
本实施例中，c＝第三MOS晶体管M3的沟道宽长比与第十四MOS晶体管M14的沟道宽长比的比值。
本实施例中，对第一电容和第二电容的电荷重新分配采用电流放电过程来实现，即采用采用电流控制放电结构400单向放电的方式对第一电容和第二电容的电荷重新分配，每次放电后，对第一充放电端和第二充放电端的电位进行比较。通过使用电流控制放电结构400，使SAR-DAC器件中电容矩阵大大减小，在版图上有巨大的优势，可以大大减小版图面积，降低成本。同时，能够采用较小容值的第一电容和第二电容，且采用电流放电的方式对第一电容和第二电容进行放电，因此提高了SAR-DAC器件的速度。其次，采用电流束镜像单元A3中的电流束的电流大小Is为一个与温度基本无关的电流，电流束镜像单元A3中的电流束中电流相对稳定，因此提高了SAR-DAC器件的精度。
本实施例中，Is＝C*Vrefp-n/(2nT)，其中，C为第一电容的容值或第二电容的容值；Vrefp-n为SAR-DAC器件的参考电压差分值；n为输出数据的位数，例如，对于五位精度的数据，则n等于5；T为SAR-DAC的转换频率对应的周期。
在一个具体的实施例中，C＝0.5pF，Vrefp-n＝1V，SAR-DAC的转换频率为200MHz，T＝0.5纳秒，n＝5，则Is＝31.25微安，Is的变化在±446纳安，Is的误差在1.4％。
本实施例中的SAR-DAC器件，能够在提高100倍速度的同时，使SAR-DAC器件中电容矩阵版图面积缩小到原来的1/32。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种SAR-DAC器件，其特征在于，包括：
比较器，所述比较器具有正输入端和负输入端；
DAC核心单元，所述DAC核心单元包括：第一电容，第一电容具有第一充放电端，第一充放电端与所述正输入端连接；第二电容，第二电容具有第二充放电端，第二充放电端与所述负输入端连接；电流控制放电结构；
所述电流控制放电结构包括若干个电流束电路单元，各个电流束电路单元均包括第一放电输入端和第二放电输入端，各第一放电输入端均与第一充放电端连接，各第二放电输入均与第二充放电端连接；所述电流控制放电结构适于采用至少部分数量的电流束电路单元通过第一放电输入端对第一电容放电，所述电流控制放电结构还适于采用至少部分数量的电流束电路单元通过第二放电输入端对第二电容放电；
所述电流控制放电结构还包括：正温度系数电路单元、负温度系数电路单元和偏置输出单元，所述偏置输出单元包括第一输出单元、第二输出单元和第三输出单元，第一输出单元与负温度系数电路单元连接，第二输出单元与正温度系数电路单元连接，第一输出单元的输出端和第二输出单元的输出端均与第三输出单元的输入端连接，第一输出单元适于输出负温度系数电流至第三输出单元，第二输出单元适于输出正温度系数电流至第三输出单元；
各个电流束电路单元包括电流束镜像单元，各个电流束镜像单元均与所述第三输出单元的输入端连接，所述第三输出单元与所述电流束镜像单元为电流镜，所述第三输出单元中的电流适于镜像至各电流束镜像单元中。
2.根据权利要求1所述的SAR-DAC器件，其特征在于，所述第一输出单元包括第四MOS晶体管，第四MOS晶体管的类型为P型，第四MOS晶体管的漏极为第一输出单元的输出端；
所述负温度系数电路单元包括第六MOS晶体管，第七MOS晶体管、第八MOS晶体管、第九MOS晶体管、第一双极型晶体管和第一电阻，第六MOS晶体管和第七MOS晶体管的类型为P型，第八MOS晶体管和第九MOS晶体管的类型为N型，第六MOS晶体管的源极、第七MOS晶体管的源极和第四MOS晶体管的源极连接至电源线，第六MOS晶体管的栅极、第七MOS晶体管的栅极、第七MOS晶体管的漏极、第九MOS晶体管的漏极和第四MOS晶体管的栅极连接在一起，第八MOS晶体管的栅极、第九MOS晶体管的栅极、第八MOS晶体管的漏极和第六MOS晶体管的漏极连接在一起，第八晶体管的源极与第一双极型晶体管的发射极连接，第一双极型晶体管的基极与第一双极型晶体管的集电极连接，第九MOS晶体管的源极与第一电阻的一端连接，第一电阻的另一端和第一双极型晶体管的集电极连接至地线。
3.根据权利要求1所述的SAR-DAC器件，其特征在于，所述第二输出单元包括第五MOS晶体管，第五MOS晶体管的类型为P型，第五MOS晶体管的漏极为第二输出单元的输出端；
所述正温度系数电路单元包括第十MOS晶体管，第十一MOS晶体管、第十二MOS晶体管、第十三MOS晶体管、第二双极型晶体管、第三双极型晶体管和第二电阻，第十MOS晶体管和第十一MOS晶体管的类型为P型，第十二MOS晶体管和第十三MOS晶体管的类型为N型，第十MOS晶体管的源极、第十一MOS晶体管的源极和第五MOS晶体管的源极连接至电源线，第十MOS晶体管的栅极、第十一MOS晶体管的栅极、第十一MOS晶体管的漏极、第十三MOS晶体管的漏极和第五MOS晶体管的栅极连接在一起，第十二MOS晶体管的栅极、第十三MOS晶体管的栅极、第十二MOS晶体管的漏极和第十MOS晶体管的漏极连接在一起，第十二MOS晶体管的源极与第二双极型晶体管的发射极连接，第二双极型晶体管的基极与第二双极型晶体管的集电极连接，第十三MOS晶体管的源极与第二电阻的一端连接，第二电阻的另一端和第三双极型晶体管的发射极连接，第三双极型晶体管的基极与第三双极型晶体管的集电极连接，第二双极型晶体管的集电极和第三双极型晶体管的集电极连接至地线。
4.根据权利要求1所述的SAR-DAC器件，其特征在于，所述第三输出单元包括第十四MOS晶体管，第十四MOS晶体管的类型为N型，第十四MOS晶体管的漏极为第三输出单元的输入端，第十四MOS晶体管的栅极与第十四MOS晶体管的漏极连接，第十四MOS晶体管的源极接地线。
5.根据权利要求1所述的SAR-DAC器件，其特征在于，还包括：第一采样开关，第一采样开关与第一充放电端连接，第一采样开关适于在开启的状态下输出第一采样信号；第二采样开关，第二采样开关与第二充放电端连接，第二采样开关适于在开启的状态下输出第二采样信号。
6.根据权利要求1所述的SAR-DAC器件，其特征在于，所述第一电容的容值与所述第二电容的容值相等。
7.根据权利要求1所述的SAR-DAC器件，其特征在于，第一电容还具有与第一充放电端相对的第一电容端，第一电容端接地；第二电容还具有与第二充放电端相对的第二电容端，第二电容端接地。
8.一种SAR-DAC器件的工作方法，其特征在于，包括：
提供权利要求1至7任意一项所述的SAR-DAC器件；
进行第一次比较步骤至第N次比较步骤，在每次的比较步骤中，采用比较器对正输入端的电位和负输入端的电位进行比较，并输出比较结果，N为大于等于2的整数；
进行第一放电步骤至第N-1次放电步骤，在每次放电步骤中，对第一充放电端的电位和第二充放电端的电位中较高的一端进行放电；
进行第一次比较步骤后，进行第一次放电步骤；进行第j次放电步骤后，进行第j+1次比较步骤，j为大于等于1且小于等于N-1的整数；
其中，在所述电流控制放电结构中，电流束电路单元的总个数等于2N-2；
在第j次放电步骤中，采用电流束电路单元工作的个数为2N-j-1。
9.根据权利要求8所述的SAR-DAC器件的工作方法，其特征在于，还包括：
进行采样步骤，所述采样步骤包括：对第一电容进行充电，使第一充放电端具有第一初始电位；对第二电容进行充电，使第二充放电端具有第二初始电位；
进行采样步骤后，进行第一次比较步骤至第N次比较步骤；
通过第一次比较步骤判断第一初始电位和第二初始电位的大小；
进行第一次赋值至第N次赋值，第i次比较步骤后，根据第i次比较步骤的比较结果进行第i次赋值，i为大于等于1且小于等于N的整数；
在第j次赋值后进行第j次放电步骤。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101873137A (zh) * 2009-04-24 2010-10-27 索尼公司 数字模拟转换器、固体摄像器件及照相机系统
CN102332919A (zh) * 2011-07-21 2012-01-25 北京交通大学 一种模数转换器
CN103840832A (zh) * 2014-02-21 2014-06-04 上海华力微电子有限公司 具有毛刺抑制能力的电流舵型数模转换电路
CN105720980A (zh) * 2014-12-17 2016-06-29 美国亚德诺半导体公司 对于每个位电容器具有专用参考电容器的sar dac
CN106092360A (zh) * 2015-04-28 2016-11-09 精工爱普生株式会社 电路装置、电子设备以及移动体
CN106849942A (zh) * 2016-12-29 2017-06-13 北京时代民芯科技有限公司 一种超高速低抖动多相位时钟电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1599254B (zh) * 2004-08-31 2010-04-07 东南大学 电容失配校准装置
CN102043096A (zh) * 2009-10-15 2011-05-04 瑞鼎科技股份有限公司 电容值测量电路与电容值测量方法
TWI457743B (zh) * 2012-09-20 2014-10-21 Novatek Microelectronics Corp 能帶隙參考電路及其雙輸出自我參考穩壓器
CN103152048B (zh) * 2013-02-22 2016-08-10 东南大学 一种差分输入逐次逼近型模数转换方法
US9484946B2 (en) * 2014-08-25 2016-11-01 Nxp B.V. Digital-to-analog converter (DAC), method for operating a DAC and transceiver circuit
CN105049051B (zh) * 2015-07-28 2018-09-04 青岛歌尔声学科技有限公司 一种逐次逼近型模数转换电路及具该电路的电子设备
CN105915218A (zh) * 2016-04-05 2016-08-31 天津大学 用于逐次逼近型模数转换器的数模转换模块
US10236900B1 (en) * 2017-12-11 2019-03-19 Texas Instruments Incorporated Capacitive mismatch measurement

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101873137A (zh) * 2009-04-24 2010-10-27 索尼公司 数字模拟转换器、固体摄像器件及照相机系统
CN102332919A (zh) * 2011-07-21 2012-01-25 北京交通大学 一种模数转换器
CN103840832A (zh) * 2014-02-21 2014-06-04 上海华力微电子有限公司 具有毛刺抑制能力的电流舵型数模转换电路
CN105720980A (zh) * 2014-12-17 2016-06-29 美国亚德诺半导体公司 对于每个位电容器具有专用参考电容器的sar dac
CN106092360A (zh) * 2015-04-28 2016-11-09 精工爱普生株式会社 电路装置、电子设备以及移动体
CN106849942A (zh) * 2016-12-29 2017-06-13 北京时代民芯科技有限公司 一种超高速低抖动多相位时钟电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
一种高精度振荡器设计;荣家敬;辛晓宁;任建;刘斌;;电子设计工程(第17期);全文 *

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