CN113325918B - 时钟管理电路、芯片及电子设备 - Google Patents

Abstract

一种时钟管理电路、芯片及电子设备。所述时钟管理电路包括：第一逻辑电路、时钟源管理电路及时钟需求反馈电路；其中：所述第一逻辑电路，适于接收所述若干第一电路模块输出的时钟依赖信号，并基于所述时钟依赖信号，产生第一逻辑结果信号；所述时钟源管理电路，适于接收所述第一逻辑结果信号，并基于所述第一逻辑结果信号产生对应的时钟源控制信号；所述时钟需求反馈电路，适于接收所述若干第二电路模块输出的时钟需求信号，产生时钟需求反馈信号，并输出至所述时钟信号选择端所选择的第一逻辑电路。应用上述方案，通过硬件的方式对时钟进行控制，可以更加及时、准确地对时钟进行管理。

Description

时钟管理电路、芯片及电子设备

技术领域

本发明涉及电子电路技术领域，具体涉及一种时钟管理电路、芯片及电子设备。

背景技术

SoC芯片称为系统级芯片，也称片上系统。在SoC芯片中，时钟源提供的时钟信号，经不同的分频器分频后，到达系统的各个需要时钟驱动的电路模块。这种时钟“能量”的传递路径，犹如大树的养分由主干流向个分支，因此称为时钟树。

为了保证SoC芯片的正常工作，需要对系统中各模块的时钟的进行管理。

现有对时钟的管理往往通过寄存器由软件来发起执行。随着SoC芯片规模的增大和多电源域的出现，时钟源越来越多，时钟树及时钟域也越来越复杂。通过软件的方式，很难及时、准确地对时钟进行管理。

发明内容

本发明要解决的问题是：如何更加及时、准确地对时钟进行管理。

为解决上述问题，本发明实施例提供了一种时钟管理电路，所述时钟管理电路包括第一逻辑电路、时钟源管理电路及时钟需求反馈电路；其中：

所述第一逻辑电路，与需要第一时钟信号驱动的若干第一电路模块连接，适于接收所述若干第一电路模块输出的时钟依赖信号，并基于所述时钟依赖信号，产生第一逻辑结果信号；

所述时钟源管理电路，与所述第一逻辑电路连接，适于接收所述第一逻辑结果信号，并基于所述第一逻辑结果信号产生对应的时钟源控制信号，所述时钟源控制信号输出至对应的时钟源，以控制所述第一时钟源打开或关闭；

所述时钟需求反馈电路，与需要第二时钟信号驱动的若干第二电路模块及时钟信号选择端连接，适于接收所述若干第二电路模块输出的时钟需求信号，产生时钟需求反馈信号，并将所述时钟需求反馈信号输出至所述时钟信号选择端所选择的第一逻辑电路。

本发明实施例还提供了一种芯片，所述芯片包括上述的时钟管理电路。

本发明实施例还提供了一种电子设备，所述电子设备包括上述的芯片。

与现有技术相比，本发明实施例的技术方案具有以下优点：

应用本发明的方案，通过第一逻辑电路、时钟源管理电路及时钟需求反馈电路构成的时钟管理电路，对芯片的时钟进行管理，相对于采用软件的方式管理时钟，本发明的方案是通过硬件的方式对时钟进行控制。由硬件逻辑来仲裁、反馈对时钟的需求，可以做到及时地关闭时钟源，并且控制逻辑清晰，可以有效减少控制出错的概率，时钟管理也就更加准确。

附图说明

图1是本发明实施例中一种时钟管理电路的结构示意图；

图2是本发明实施例中一种时钟管理电路的具体电路结构示意图；

图3是本发明实施例中另一种时钟管理电路的具体电路结构示意图。

具体实施方式

在SoC芯片中，时钟源提供的时钟信号，经不同的分频器分频后，到达系统的各个需要时钟驱动的电路模块。这种时钟“能量”的传递路径，犹如大树的养分由主干流向个分支，因此称之为时钟树。时钟树包括多个时钟域，每个时钟域对应一个时钟源，也就是说，一个时钟源的时钟“能量”传递路径，构成一个时钟域。

为了保证SoC芯片的正常工作，需要对系统中各电路模块的时钟的进行管理。但是系统中各个电路模块对时钟的要求不同，而各个电路模块之间的时钟又有着直接或间接的制约关系。因此，时钟管理是SoC芯片能否正常工作的保障。

现有对时钟的管理往往通过寄存器由软件来发起执行。具体地，用于传递时钟“能量”的每个器件，包括分频器、时钟源及各个电路模块，均设置有门控时钟。所谓门控时钟，是指一个输入时钟信号与另外一个非时钟信号作逻辑输出的时钟，以此控制输入时钟信号起作用的时间。

目前，每个门控时钟输入的非时钟信号，都是通过寄存器触发执行，并且用于触发寄存器执行相应操作的软件逻辑非常复杂，比如，一个电路模块若需要开启时钟源，该电路模块所在时钟路径的各个寄存器，需要逐级检测是否开启，最终才能达到开启时钟源的目的。

随着SoC芯片规模的增大和多电源域的出现，时钟源越来越多，时钟树及时钟域也越来越复杂。用于触发寄存器执行相应操作的软件逻辑也就更加复杂，通过软件逻辑逐级触发相应器件开始工作，不仅容易出错，且耗时较长。从而导致很难及时、准确地控制时钟和关闭时钟源，SoC芯片的使用功耗也就难以降低。

针对上述问题，本发明实施例提供了一种时钟管理电路，通过硬件对时钟进行控制。由硬件逻辑来仲裁、反馈对时钟的需求，各个硬件之间相互连接，只要一个电路模块需要时钟，即可通过硬件之间的连接关系，对时钟源进行相应管理，无需设计复杂的软件逻辑，可以做到及时地关闭时钟源，并且控制逻辑清晰，可以有效减少控制出错的概率，时钟管理也就更加准确。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例作详细地说明。

参照图1，本发明实施例提供了一种时钟管理电路，所述时钟管理电路可以包括：第一逻辑电路11、时钟源管理电路12及时钟需求反馈电路13。其中：

所述第一逻辑电路11，与需要第一时钟信号驱动的若干第一电路模块连接，适于接收所述若干第一电路模块输出的时钟依赖信号，并基于所述时钟依赖信号，产生第一逻辑结果信号。

所述时钟源管理电路12，与所述第一逻辑电路连接，适于接收所述第一逻辑结果信号，并基于所述第一逻辑结果信号产生对应的时钟源控制信号，所述时钟源控制信号输出至对应的时钟源，以控制所述第一时钟源打开或关闭。

所述时钟需求反馈电路13，与需要第二时钟信号驱动的若干第二电路模块及时钟信号选择端连接，适于接收所述若干第二电路模块输出的时钟需求信号，产生时钟需求反馈信号，并将所述时钟需求反馈信号输出至所述时钟信号选择端所选择的第一逻辑电路。

比如，在图2示出的芯片结构中，包括n个时钟源，分别为时钟源PLL1至时钟源PLLn。n＞1，且n为整数。时钟源PLL1至钟源PLLn产生的时钟信号的传递路径，构成该芯片的时钟树。其中，在时钟源PLL1所在时钟域中，第一分频电路只包括一级第一分频器Clock1Divider。在时钟源PLLn所在时钟域中，第一分频电路只包括一级第一分频器ClocknDivider。经第二分频电路也只包括一级第二分频器Clocks Divider。

时钟源PLL1产生的时钟信号经第一分频器Clock1 Divider分频后，得到第一时钟信号并输入至第一电路模块Mod1-1至第一电路模块Mod1-m。m＞1，且m为整数。

时钟源PLLn产生的时钟信号经第一分频器Clockn Divider分频后，得到第一时钟信号并输入至第一电路模块Modn-1至第一电路模块Modn-k。n＞k＞1，且k均为整数。

时钟源PLL1～时钟源PLLn产生的时钟信号，经时钟选择器Clock Selector的选择后，输入至第二分频器Clocks Divider分频，再输入至第二电路模块ModS-1至第二电路模块ModS-j。n＞S＞j，且S及j均为整数。

在具体实施中，所述第一逻辑电路的数量不作限制，可以为一个，也可以为两个，或者两个以上。在图2示出的芯片中，第一逻辑电路数量为2个，分别为如第一逻辑电路111及112。其中，第一逻辑电路111与第一电路模块Mod1-1至第一电路模块Mod1-m连接，第一逻辑电路112与第一电路模块Modn-1至第一电路模块Modn-k连接。

需要说明的是，同一第一逻辑电路所直接连接的第一电路模块，是SoC芯片上共用同一频率时钟信号。比如，在图2中，第一电路模块Mod1-1至第一电路模块Mod1-m，共用频率为f1的第一时钟信号，而第一电路模块Modn-1至第一电路模块Modn-k，共用频率为f2的第一时钟信号。

在SoC芯片中，共用同一频率时钟信号的电路模块，通常由同一分频电路产生。比如，在图2中，第一电路模块Mod1-1至第一电路模块Mod1-m所共用的第一时钟信号，由第一分频器Clockn Divider产生，而第一电路模块Modn-1至第一电路模块Modn-k所共用的第一时钟信号，由第一分频器ClocknDivider产生。

在具体实施中，所述时钟依赖信号通常用于表示第一电路模块是否需要第一时钟信号，也就是开启还是关闭时钟源。具体可以通过逻辑值进行表示，比如，当所述时钟依赖信号在逻辑值为“1”时，表示开启时钟源，而在逻辑值为“0”时，表示关闭时钟源。或者，当所述时钟依赖信号在逻辑值为“0”时，表示开启时钟源，而在逻辑值为“1”时，表示关闭时钟源。

在本发明的一实施例中，参照图1，所述第一逻辑电路11可以包括：第一逻辑子电路及第二逻辑子电路；其中：

所述第一逻辑子电路，与需要第一时钟信号驱动的若干第一电路模块连接，适于接收所述若干第一电路模块输出的时钟依赖信号，并基于所述时钟依赖信号，输出时钟依赖结果信号，所述时钟依赖结果信号输入至所述第二逻辑子电路以及产生所述第一时钟信号的第一分频电路；

所述第二逻辑子电路，与第一时钟管理使能信号输出端及所述时钟需求反馈电路连接，适于基于所述第一时钟管理使能信号输出端输出的第一时钟管理使能信号、时钟依赖结果信号及所述时钟需求反馈电路输出的时钟需求反馈信号，产生所述第一逻辑结果信号。

在具体实施中，可以设置每个第二逻辑子电路对应一个第一时钟管理使能信号输出端，由所述第一时钟管理使能信号输出端控制所述第二逻辑子电路进入时钟管理模式。当然也可以设置多个第二逻辑子电路对应一个第一时钟管理使能信号输出端，由所述第一时钟管理使能信号输出端同时控制该多个所述第二逻辑子电路进入时钟管理模式。

在具体实施中，所述第一时钟管理使能信号输出端可以由寄存器实现。该寄存器可以在寄存器控制器的控制下进行读写。

结合图2，第一逻辑电路111可以包括第一逻辑子电路111a及第二逻辑子电路111b。其中，第一逻辑子电路111a与第一电路模块Mod1-1至第一电路模块Mod1-m连接。第二逻辑子电路111b与第一逻辑子电路111a第一时钟管理使能信号输出端连接。

第一逻辑电路112可以包括第一逻辑子电路112a及第二逻辑子电路112b。其中，第一逻辑子电路112a与第一电路模块Modn-1至第一电路模块Modn-k连接。第二逻辑子电路112b与第一逻辑子电路112a第一时钟管理使能信号输出端连接。

第一逻辑子电路对输入接收的时钟依赖信号的逻辑值进行逻辑运算，得到时钟依赖结果信号。所述时钟依赖结果信号，一方面，输入至第一分频电路，以触发第一分频电路执行分频工作，另一方面输入至第二逻辑子电路。第二逻辑子电路再对第一时钟管理使能信号、时钟依赖结果信号及所述时钟需求反馈电路输出的时钟需求反馈信号进行逻辑运算，产生所述第一逻辑结果信号。

参照图2，第二逻辑子电路111b对应的第一时钟管理使能信号输出端，为寄存器Force1 Reg。第二逻辑子电路112b对应的第一时钟管理使能信号输出端，为寄存器ForcenReg。在需要对第一电路模块Mod1-1至第一电路模块Mod1-m的时钟进行管理时，可以控制寄存器Force1 Reg输出逻辑信号。

同样地，在需要对第一电路模块Modn-1至第一电路模块Modn-k的时钟进行管理时，可以控制寄存器Forcen Reg输出逻辑信号。

寄存器Force1 Reg及寄存器Forcen Reg在需要进行时钟管理时，所输出的逻辑信号的电平值，与表示开启时钟源的时钟依赖信号的逻辑值相同。

在具体实施中，参照图1，所述时钟源管理电路12的数量可以为一个，也可以为多个，具体不作限制。所述时钟源管理电路12不仅可以用于开启或关闭相应的时钟源，也可以对时钟源所产生时钟信号的频率进行管理。诶个时钟源管理电路12可以仅管理一个时钟源，也可以管理多个时钟源。

在具体实施中，SoC芯片的时钟源可以位于芯片内，也可以位于芯片外，具体不作限制。时钟源可以由数字锁相环(DPLL)、模拟锁相环(APLL)、RC振荡器(RC-oscillator，RCO)或晶体振荡器(Crystal oscillator)等器件实现。

例如，在图2中，时钟源PLL1至时钟源PLLn由锁相环实现。每个时钟源唯一对应一个时钟源管理电路。具体地，时钟源PLL1由时钟源管理电路121进行控制，时钟源PLLn由时钟源管理电路12n进行控制。

在具体实施中，参照图1，所述时钟需求反馈电路13可以包括：第三逻辑子电路131及时钟需求反馈子电路132；其中：

所述第三逻辑子电路131，与需要第二时钟信号驱动的若干第二电路模块连接，适于接收所述若干第二电路模块输出的时钟需求信号，并基于所述时钟需求信号产生时钟需求反馈信号，所述时钟需求反馈信号信号输出至所述时钟需求信号对应的第二分频电路及所述时钟需求反馈子电路；

所述时钟需求反馈子电路132，与所述第三逻辑子电路及时钟信号选择端连接，适于将所述时钟需求反馈信号输出至所述时钟信号选择端所选择的第一逻辑电路；

所述时钟信号选择端还与时钟选择器连接，以控制所述时钟选择器选择与所述时钟选择信号对应时钟源输出的时钟信号至所述第二电路模块。

结合图2，第三逻辑子电路131与第二电路模块ModS-1至第二电路模块ModS-j连接，接收第二电路模块ModS-1至第二电路模块ModS-j产生的时钟需求信号，并对所述时钟需求信号的逻辑值进行逻辑运算，得到时钟需求反馈信号。

在具体实施中，时钟信号选择端可以由第二寄存器实现。比如，在图2中，时钟信号选择端可以由第二寄存器Sel Reg实现。第二寄存器Sel Reg在第二寄存器控制器的控制下进行读写。具体地，第二寄存器控制器可以控制第二寄存器Sel Reg输出时钟选择信号Sel。

所述时钟选择信号Sel可以携带所选择的时钟源的指示信息，用于指示第二电路模块ModS-1至第二电路模块ModS-j所需要的时钟源。所述时钟选择信号Sel一方面输入至时钟需求反馈子电路132，一方面输入至时钟选择器Clock Selector。

假设所述时钟选择信号Sel所选择的时钟源为时钟源PLL1，时钟需求反馈子电路132在接收到时钟选择信号Sel后，可以将时钟需求反馈信号输出至所述时钟选择信号Sel所选择的第二逻辑子电路111b，由此使得第二逻辑子电路111b能够产生控制时钟源PLL1开启的时钟源控制信号，从而开启时钟源PLL1。时钟源PLL1开启后所产生的时钟信号输入至时钟选择器ClockSelector后，在时钟选择信号Sel的控制下，时钟源PLL1所产生的时钟信号输出至与时钟选择信号Sel对应的第二分频电路Clocks Divider进行分频，然后输入至第二电路模块ModS-1至第二电路模块ModS-j。

在具体实施中，第一电路模块通常由固定时钟源提供时钟信号。而第二电路模块通常由可变时钟源提供时钟信号。也就是说，第一电路模块在实际应用中所需要的时钟信号是固定的，而第二电路模块所需要的时钟信号时变化的。

在本发明的实施例中，为了能够满足第二电路模块的时钟切换需求，由时钟需求反馈子电路132根据第二电路模块的时钟需求，为第二电路模块提供相应时钟源产生的时钟信号。

在图2中，第二电路模块ModS-1至第二电路模块ModS-j具有相同的时钟需求，即所需要的均为同一频率的时钟信号。

可以理解的是，在实际应用中，第二电路模块ModS-1至第二电路模块ModS-j也可以具有不同的时钟需求。具有相同时钟需求的第二电路模块与同一第二分频电路连接。此时，时钟需求反馈子电路132可以同时与多个第二逻辑子电路连接，从而同时为不同时钟需求的第二电路模块反馈时钟信号，使得不同时钟需求的第二电路模块可以同时接收到时钟信号。

相应地，第二分频器Clocks Divider由多个第二分频器构成。当第二电路模块ModS-1至第二电路模块ModS-j具有不同的时钟需求时，第二寄存器SelReg输出的时钟选择信号Sel中，除携带所选择的时钟源的指示信息外，还可以携带所选择的不同时钟源对应的第二电路模块或第二分频器的指示信息，由此使得时钟选择器Clock Selector能够为不同时钟需求的第二电路模块，提供准确的时钟信号。

需要说明的是，时钟选择信号Sel决定了时钟需求反馈子电路132将时钟需求反馈信号反馈至哪个第二逻辑子电路，未接收到时钟需求反馈信号的第二逻辑子电路，表明第二电路模块不需要对应时钟源产生的时钟信号。

在具体实施中，参照图1，所述第一逻辑子电路及第二逻辑子电路的具体电路结构可以存在多种，只要所管理的第一电路模块中任意第一电路模块需要开启或关闭时钟源，第一逻辑电路能够输出争取的第一逻辑结果信号即可，从而可以争取地控制对应时钟源开启或关闭。

在具体实施中可以根据时钟依赖信号在不同逻辑值下表示的含义相关。所述第三逻辑子电路131的具体电路结构，可以根据时钟需求信号在不同逻辑值下表示的含义相关。

在本发明的一实施例中，当所述时钟依赖信号在逻辑“1”表示开启时钟源时，所述第一逻辑子电路及第二逻辑子电路可以均由或门电路组成。此时，只要第一逻辑电路所连接的任意第一电路模块需要开启时钟源，时钟依赖结果信号的逻辑值都为逻辑“1”。

结合图2，第一电路模块Mod1-1至第一电路模块Mod1-m输出的时钟依赖信号为高电平，且表示开启时钟源，则第一逻辑子电路111a输出的时钟依赖结果信号也为高电平，相应地，第一时钟管理使能信号输出端也可以输出逻辑高电平信号。此时，无论时钟需求反馈子电路132是否输出的时钟需求反馈信号，第二逻辑子电路111b输出的第二逻辑结果信号均为高电平，这样，时钟源管理电路121识别第二逻辑结果信号后，可以控制时钟源PLL1开启。

在本发明的另一实施例中，当所述时钟依赖信号在逻辑“1”表示关闭时钟源时，所述第一逻辑子电路及第二逻辑子电路可以均由与门电路组成。此时，只要第一逻辑电路所连接的任意第一电路模块需要开启时钟源，时钟依赖结果信号的逻辑值都为逻辑“1”。

结合图2，第一电路模块Mod1-1至第一电路模块Mod1-m输出的时钟依赖信号为低电平，且表示开启时钟源，则第一逻辑子电路111a可以输出的时钟依赖结果信号也为低电平。当第一时钟管理使能信号输出端输出逻辑低电平信号时，无论时钟需求反馈子电路132是否输出的时钟需求反馈信号，第二逻辑子电路111b输出的第二逻辑结果信号均可以为低电平，这样，时钟源管理电路121识别第二逻辑结果信号后，控制时钟源PLL1开启。

在本发明的一实施例中，当所述时钟需求信号在逻辑“1”表示需要时钟信号时，所述第三逻辑子电路由或门电路组成。相应地，第二逻辑子电路也由或门电路组成。此时，时钟需求反馈信号为高电平信号，经时钟需求反馈子电路132后，输入至相应的第二逻辑子电路中，该第二逻辑子电路输出高电平信号，使得相应时钟源开启。

在本发明的另一实施例中，当所述时钟需求信号在逻辑“0”表示需要时钟信号时，所述第三逻辑子电路由与门电路组成。相应地，第二逻辑子电路也由与门电路组成。此时，时钟需求反馈信号为低电平信号，经时钟需求反馈子电路132后，输入至相应的第二逻辑子电路中，该第二逻辑子电路输出低电平信号，使得相应时钟源开启。

需要说明的是，所述第一逻辑子电路、第二逻辑子电路及第三逻辑子电路，具体电路结构并不限于上述实施例中的描述，只要能够基于电路模块的输出，向时钟源管理电路输出表征电路模块需求的正确信号即可。

在图2示出的实施例中，第一分频电路只包括一级第一分频器，即第一分频器Clock1 Divider及第一分频器Clockn Divider，第二分频电路也只包括一级第二分频器Clocks Divider。

然而实际应用中，第一分频电路可以包括两个以上级联的第一分频器，第二分频电路也可以包括两个以上级联的第二分频器。

例如，参照图3，时钟源PLL1所在的时钟域中，第一电路模块Modj-1至第一电路模块Modj-k通过二级第一分频器与时钟源PLL1连接。所述二级第一分频器包括：第一分频器Clock1 Divider及第一分频器Clockj Divider。第一分频器Clockj Divider与第一分频器Clock1 Divider相互级联。

比如，时钟源产生的时钟信号频率为128MHZ，经第一分频器Clock1Divider，时钟信号的频率变为64MHZ。再经第一分频器Clockj Divider后，得到第一时钟信号。此时第一时钟信号的频率为32MHZ。

当第一分频电路包括两个以上级联的第一分频器时，所述第一逻辑子电路包括两个以上级联的第一门电路，所述第一门电路与所述第一分频器一一对应连接。

例如，参照图3，当所述第一分频电路包括两级第一分频器时，所述第一逻辑子电路包括两级第一门电路，分别为第一门电路M1及第一门电路M2。第一电路模块Modj-1至第一电路模块Modj-k产生的时钟依赖信号，通过第一门电路M1进行逻辑运算后，再输入至第一门电路M2中。第二门电路M2，对第一门电路M1的输出信号及与其直接连接的第一电路模块(如第一电路模块Mod1-m)输出的时钟依赖信号，进行逻辑运算，得到时钟依赖结果信号。

可以理解的是，在第一分频电路连接的任意第一电路模块需要开启或关闭时钟源时，时钟源管理电路均能够迅速、及时地响应。

在具体实施中，所述第二分频电路也可以包括两个以上级联的第二分频器。相应地，所述第三逻辑子电路可以包括两个以上级联的第二门电路，所述第二门电路与所述第二分频器一一对应连接。具体可以参照图3中关于第一分频电路及第一逻辑子电路均为两级时的连接关系进行设置，此处不再赘述。

需要说明的是，无论是图2还是图3，均只是芯片的一种简化示意图。实际中时钟树的层次结构及各时钟域的依赖关系要复杂的多。但可以理解的是，无论时钟树的层次结构及各时钟域的依赖关系如何，均可以采用本发明的方案，对时钟进行管理。

本发明的方案，通过硬件自动逆时钟树传导系统时钟需求，来实现时钟管理。这种硬件时钟控制方案，只需要各个电路模块管理自己是否还需工作。如果不需，可关闭本模块对时钟的需求。通过逆着时钟树逐级综合、传导对上一级时钟的需求，直到时钟的源头，可以做到准确、及时控制时钟，逻辑清晰(不会出错)，可以更好的降低系统动态功耗和时钟源自身的功耗。且相对于完全采用软件的方式进行时钟管理，复杂度降低，从而简化整个芯片的结构。

本发明实施例还提供了一种芯片，所述芯片包括上述的时钟管理电路。

本发明的实施例还提供了一种电子设备，所述电子设备可以包括上述的芯片。

关于上述实施例中描述的芯片及电子设备，其包含的各个模块/单元可以都采用电路等硬件的方式实现，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于芯片内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现；对于应用于或集成于芯片模组的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，不同的模块/单元可以位于芯片模组的同一组件(例如芯片、电路模块等)或者不同组件中，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于芯片模组内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现；对于应用于或集成于终端的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，不同的模块/单元可以位于终端内同一组件(例如，芯片、电路模块等)或者不同组件中，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于终端内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种时钟管理电路，其特征在于，包括：第一逻辑电路、时钟源管理电路及时钟需求反馈电路；其中：

所述第一逻辑电路，与需要第一时钟信号驱动的若干第一电路模块连接，适于接收所述若干第一电路模块输出的时钟依赖信号，并基于所述时钟依赖信号，产生第一逻辑结果信号；

所述时钟源管理电路，与所述第一逻辑电路连接，适于接收所述第一逻辑结果信号，并基于所述第一逻辑结果信号产生对应的时钟源控制信号，所述时钟源控制信号输出至对应的时钟源，以控制第一时钟源打开或关闭；

所述时钟需求反馈电路，与需要第二时钟信号驱动的若干第二电路模块及时钟信号选择端连接，适于接收所述若干第二电路模块输出的时钟需求信号，产生时钟需求反馈信号，并将所述时钟需求反馈信号输出至所述时钟信号选择端所选择的第一逻辑电路；

其中，所述第一逻辑电路包括：第一逻辑子电路及第二逻辑子电路；

所述第一逻辑子电路，与需要第一时钟信号驱动的若干第一电路模块连接，适于接收所述若干第一电路模块输出的时钟依赖信号，并基于所述时钟依赖信号，输出时钟依赖结果信号，所述时钟依赖结果信号输入至所述第二逻辑子电路以及产生所述第一时钟信号的第一分频电路；

所述第二逻辑子电路，与第一时钟管理使能信号输出端及所述时钟需求反馈电路连接，适于基于所述第一时钟管理使能信号输出端输出的第一时钟管理使能信号、时钟依赖结果信号及所述时钟需求反馈电路输出的时钟需求反馈信号，产生所述第一逻辑结果信号。

2.如权利要求1所述的时钟管理电路，其特征在于，当所述时钟依赖信号在逻辑“1”表示开启时钟源时，所述第一逻辑子电路及第二逻辑子电路均由或门电路组成；当所述时钟依赖信号在逻辑“1”表示关闭时钟源时，所述第一逻辑子电路及第二逻辑子电路均由与门电路组成。

3.如权利要求1所述的时钟管理电路，其特征在于，所述第一分频电路包括两个以上级联的第一分频器，所述第一逻辑子电路包括两个以上级联的第一门电路，所述第一门电路与所述第一分频器一一对应连接。

4.如权利要求1所述的时钟管理电路，其特征在于，所述第一时钟管理使能信号输出端为第一寄存器。

5.如权利要求1所述的时钟管理电路，其特征在于，所述时钟需求反馈电路包括：第三逻辑子电路及时钟需求反馈子电路；其中：

所述第三逻辑子电路，与需要第二时钟信号驱动的若干第二电路模块连接，适于接收所述若干第二电路模块输出的时钟需求信号，并基于所述时钟需求信号产生时钟需求反馈信号，所述时钟需求反馈信号输出至所述时钟需求信号对应的第二分频电路及所述时钟需求反馈子电路；

所述时钟需求反馈子电路，与所述第三逻辑子电路及时钟信号选择端连接，适于将所述时钟需求反馈信号输出至所述时钟信号选择端所选择的第一逻辑电路；

所述时钟信号选择端还与时钟选择器连接，以控制所述时钟选择器选择与所述时钟信号选择端一致的时钟信号至所述第二电路模块。

6.如权利要求5所述的时钟管理电路，其特征在于，当所述时钟需求信号在逻辑“1”表示需要时钟信号时，所述第三逻辑子电路由或门电路组成；当所述时钟需求信号在逻辑“0”表示需要时钟信号时，所述第三逻辑子电路由与门电路组成。

7.如权利要求5所述的时钟管理电路，其特征在于，所述第二分频电路包括两个以上级联的第二分频器，所述第三逻辑子电路包括两个以上级联的第二门电路，所述第二门电路与所述第二分频器一一对应连接。

8.如权利要求1所述的时钟管理电路，其特征在于，所述时钟信号选择端为第二寄存器。

9.一种芯片，包括权利要求1至8任一项所述的时钟管理电路。

10.一种电子设备，包括权利要求9所述的芯片。

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