CN112764363A - 多通道延时控制电路 - Google Patents
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Abstract
本发明涉及一种多通道延时控制电路，包括低速时钟信号端、高速时钟信号端、反相器、采样器、第一触发器、第二触发器、第三触发器、第四触发器、选择器及输出端，第一触发器与第二触发器形成第一采样通路，第一触发器通过反相时钟对低速时钟进行采样，第二触发器通过高速时钟对第一触发器的输出信号进行采样；第三触发器与第四触发器形成第二采样通路，第三触发器通过高速时钟对低速时钟进行采样，第四触发器通过高速时钟对第三触发器的输出信号进行采样；当采样器的状态为低速时钟采样到高速时钟的高电平时，选择器将第二采样通路的采样结果传送至输出端；反之，选择器将第一采样通路的采样结果传送至输出端。
Description
技术领域
本发明涉及集成电路领域，尤其涉及一种多通道延时控制电路。
背景技术
为了实现数据传输的高速高效，多通道的收发机逐渐变多。数据在经过一系列的处理后，最终是由高速时钟信号端送出。其送出方式通常分为两种：第一种是一个高速时钟周期送出一位数据；第二种是一个高速时钟周期送出两位数据，即高电平送出一位数据，低电平送出一位数据。一位数据的位宽就是一个UI，例如5G的数据率，一位数据的位宽就是200皮秒，一个UI就是200皮秒，两个UI的延时就是两位数据位宽时长的延时。
在数据传输的过程中，每一个通道进行数据传输时所需要的时钟都是由同一个锁相环提供，通过时钟树传输到每一个通道，虽然在电路中，他们通过的路径是一致的，但是在实际生产应用时，由于工艺、加工环境、老化速率等因素的影响，他们实际通过的路径是不一样的。
在多通道的应用中，通道与通道之间的数据传输延时越小，数据传输准确性越高，延迟超过一个UI，数据传输就会出错。
在使用高速时钟信号端TX_PCK对低速时钟信号端PCK进行采样时，可能出现有的通路在第一拍能够采到，而有的通路由于时钟的延时不同在第二拍才能采到的情况，从而造成通道与通道之间出现两个UI左右的延时。
因此，有必要提供一种能够减小多通道应用中通道与通道之间延时的多通道延时控制电路。
发明内容
本发明提供一种多通道延时控制电路，其主要目的在于能够减小多通道应用中通道与通道之间的延时，保证数据传输的准确性。
为实现上述目的，本发明提供一种多通道延时控制电路，所述多通道延时控制电路包括低速时钟信号端、高速时钟信号端、与所述高速时钟信号端相连用于使高速时钟信号反相的反相器、与所述高速时钟信号端和所述低速时钟信号端相连的采样器、与所述低速时钟信号端和所述反相器相连的第一触发器、与所述第一触发器相连的第二触发器、与所述高速时钟信号端和所述低速时钟信号端相连的第三触发器、与所述第三触发器相连的第四触发器、与所述采样器、所述第二触发器和所述第四触发器相连的选择器及与所述选择器相连的输出端，所述第一触发器与所述第二触发器形成第一采样通路，所述第一触发器通过所述高速时钟信号端的反相时钟对所述低速时钟信号端的低速时钟进行采样，所述第二触发器通过所述高速时钟信号端的高速时钟对所述第一触发器的输出信号进行采样；所述第三触发器与所述第四触发器形成第二采样通路，所述第三触发器通过所述高速时钟信号端的高速时钟对所述低速时钟信号端的低速时钟进行采样，所述第四触发器通过所述高速时钟信号端的高速时钟对所述第三触发器的输出信号进行采样；当所述采样器的状态为所述低速时钟信号端的低速时钟采样到所述高速时钟信号端的高速时钟的高电平时，所述选择器将所述第二采样通路的采样结果传送至所述输出端；当所述采样器的状态为所述低速时钟信号端的低速时钟采样到所述高速时钟信号端的高速时钟的低电平时，所述选择器将所述第一采样通路的采样结果传送至所述输出端。
可选地，所述采样器的数据输入端与所述高速时钟信号端相连，所述采样器的时钟输入端与所述低速时钟信号端相连，所述采样器的输出端与所述选择器的选择输入端相连。
可选地，所述反相器的输入端与所述高速时钟信号端相连，所述反相器的输出端与所述第一触发器的控制端相连。
可选地，所述第一触发器的数据输入端与所述低速时钟信号端相连，所述第一触发器的数据输出端与所述第二触发器的数据输入端相连。
可选地，所述第二触发器的数据输出端与所述选择器的第一数据输入端相连，所述第三触发器的数据输入端与所述低速时钟信号端相连，所述第三触发器的数据输出端与所述第四触发器的数据输入端相连，所述第四触发器的数据输出端与所述选择器的第二数据输入端相连。
可选地，所述第二触发器、所述第三触发器及所述第四触发器的控制端分别与所述高速时钟信号端相连，所述选择器的输出端与所述多通道延时控制电路的输出端相连。
可选地，所述高速时钟信号端和所述低速时钟信号端的时钟信号由锁相环产生，并通过时钟树传送到每个通道。
可选地，所述采样器为高精度采样器，使用所述低速时钟信号端产生的低速时钟信号对所述高速时钟信号端产生的高速时钟信号进行采样，当采到所述高速时钟信号的高电平时，输出高电平，当采到所述高速时钟信号的低电平时，输出低电平。
可选地，所述第一触发器、所述第二触发器、所述第三触发器及所述第四触发器为上升沿触发的D触发器。
本发明提供的多通道延时控制电路，保证了两种通路的输出相位一致，减小了多通道应用中通道与通道之间的延时，保证了数据传输的准确性。
附图说明
图1为本发明一实施例提供的多通道延时控制电路的具体电路结构图；
图2为本发明一实施例提供的多通道延时控制电路的电路波形示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
现在参考附图描述本发明的实施例，附图中类似的元件标号代表类似的元件。
本发明提供一种多通道延时控制电路。参照图1所示，为本发明一实施例提供的多通道延时控制电路的具体电路结构图。
如图1所示，本发明多通道延时控制电路包括低速时钟信号端PCK、高速时钟信号端TX_PCK、与所述高速时钟信号端TX_PCK相连用于使高速时钟信号反相的反相器INV、与所述高速时钟信号端TX_PCK和所述低速时钟信号端PCK相连的采样器LATCH、与所述低速时钟信号端PCK和所述反相器INV相连的第一触发器DFF1、与所述第一触发器DFF1相连的第二触发器DFF2、与所述高速时钟信号端TX_PCK和所述低速时钟信号端PCK相连的第三触发器DFF3、与所述第三触发器DFF3相连的第四触发器DFF4、与所述采样器LATCH、所述第二触发器DFF2和所述第四触发器DFF4相连的选择器MUX及与所述选择器MUX相连的输出端PCK_OUT。
所述第一触发器DFF1与所述第二触发器DFF2形成第一采样通路，所述第一触发器DFF1通过所述高速时钟信号端TX_PCK的反相时钟对所述低速时钟信号端PCK的低速时钟进行采样，所述第二触发器DFF2通过所述高速时钟信号端TX_PCK的高速时钟对所述第一触发器DFF1的输出信号进行采样；所述第三触发器DFF3与所述第四触发器DFF4形成第二采样通路，所述第三触发器DFF3通过所述高速时钟信号端TX_PCK的高速时钟对所述低速时钟信号端PCK的低速时钟进行采样，所述第四触发器DFF4通过所述高速时钟信号端TX_PCK的高速时钟对所述第三触发器DFF3的输出信号进行采样；当所述采样器LATCH的状态为所述低速时钟信号端PCK的低速时钟采样到所述高速时钟信号端TX_PCK的高速时钟的高电平时，所述选择器MUX将所述第二采样通路的采样结果传送至所述输出端PCK_OUT；当所述采样器LATCH的状态为所述低速时钟信号端PCK的低速时钟采样到所述高速时钟信号端TX_PCK的高速时钟的低电平时，所述选择器MUX将所述第一采样通路的采样结果传送至所述输出端PCK_OUT。
本发明一实施例提供的多通道延时控制电路的具体电路连接关系如下：所述采样器LATCH的数据输入端D与所述高速时钟信号端TX_PCK相连，所述采样器LATCH的时钟输入端CK与所述低速时钟信号端PCK相连，所述采样器LATCH的输出端OUT与所述选择器MUX的选择输入端S相连；所述反相器INV的输入端与所述高速时钟信号端TX_PCK相连，所述反相器INV的输出端与所述第一触发器DFF1的控制端相连，所述第一触发器DFF1的数据输入端D与所述低速时钟信号端PCK相连，所述第一触发器DFF1的数据输出端Q与所述第二触发器DFF2的数据输入端D相连，所述第二触发器DFF2的数据输出端Q与所述选择器MUX的第一数据输入端IN1相连，所述第三触发器DFF3的数据输入端D与所述低速时钟信号端PCK相连，所述第三触发器DFF3的数据输出端Q与所述第四触发器DFF4的数据输入端D相连，所述第四触发器DFF4的数据输出端Q与所述选择器MUX的第二数据输入端IN2相连，所述第二触发器DFF2、第三触发器DFF3及第四触发器DFF4的控制端分别与所述高速时钟信号端TX_PCK相连，所述选择器MUX的输出端与所述输出端PCK_OUT相连。
所述高速时钟信号端TX_PCK和所述低速时钟信号端PCK的时钟信号由锁相环产生，并通过时钟树传送到每个通道；所述采样器LATCH为高精度采样器，使用所述低速时钟信号端PCK产生的低速时钟信号对所述高速时钟信号端TX_PCK产生的高速时钟信号进行采样，当采到所述高速时钟信号的高电平时，输出高电平，当采到所述高速时钟信号的低电平时，输出低电平；所述第一触发器DFF1、第二触发器DFF2、第三触发器DFF3及第四触发器DFF4均为上升沿触发的D触发器；所述选择器MUX的选择输入端S为高电平时，输出第二数据输入端IN2的数据至所述输出端PCK_OUT；所述选择器MUX的选择输入端S为低电平时，输出第一数据输入端IN1的数据至所述输出端PCK_OUT。
请同时参阅图2，图2为本发明一实施例提供的多通道延时控制电路的电路波形示意图。本发明多通道延时控制电路的工作原理如下：
为了在所述输出端PCK_OUT得到一个与所述低速时钟信号端PCK的低速时钟信号有着确切相位差的同频采样时钟，需要利用所述高速时钟信号端TX_PCK的高速时钟信号对其采样，以得到延时的目的。
如图1所示，本发明的电路结构设计了两个采样通路。在所述第一采样通路里，首先所述第一触发器DFF1通过所述高速时钟信号端TX_PCK的反相时钟对所述低速时钟信号端PCK的低速时钟进行采样，然后所述第二触发器DFF2通过所述高速时钟信号端TX_PCK的高速时钟对所述第一触发器DFF1的输出信号进行采样；在所述第二采样通路里，首先所述第三触发器DFF3通过所述高速时钟信号端TX_PCK的高速时钟对所述低速时钟信号端PCK的低速时钟进行采样，然后所述第四触发器DFF4通过所述高速时钟信号端TX_PCK的高速时钟对所述第三触发器DFF3的输出信号进行采样；当所述采样器LATCH的状态为所述低速时钟信号端PCK的低速时钟采样到所述高速时钟信号端TX_PCK的高速时钟的高电平时，所述选择器MUX将选择所述第二数据输入端IN2的数据输出，即将所述第二采样通路的采样结果传送至所述输出端PCK_OUT；当所述采样器LATCH的状态为所述低速时钟信号端PCK的低速时钟采样到所述高速时钟信号端TX_PCK的高速时钟的低电平时，所述选择器MUX将选择所述第一数据输入端IN1的数据输出，即将所述第一采样通路的采样结果传送至所述输出端PCK_OUT。
如图2所示，如果所述低速时钟信号端PCK的低速时钟采到了所述高速时钟信号端TX_PCK的高速时钟的高电平时，选择所述第二采样通路进行采样，可以看到采用高速时钟进行采样时至少有半个时钟周期的建立时间，确保能够采样成功。
而当所述低速时钟信号端PCK的低速时钟采到了所述高速时钟信号端TX_PCK的高速时钟的低电平时，选择所述第一采样通路，先使用所述高速时钟信号端TX_PCK的高速时钟的反相时钟进行采样，此时可以看到仍然有半个时钟周期以上的建立时间，确保采样成功。
随后都使用所述高速时钟信号端TX_PCK的高速时钟再采一拍，保证了两条通路的输出相位一致，从而有效的解决了第一拍采不到的问题，减少了通道与通道之间的延时。
即便是所述低速时钟信号端PCK的低速时钟上升沿采样到所述高速时钟信号端TX_PCK的高速时钟跳变沿上时，所述采样器LATCH的输出可能会不确定，使得可能发生两条通路来回切换的情况，但只要采到的是高速时钟下降沿附近，两条通路的输出相位是一致的。因此只要在设计电路时将所述低速时钟信号端PCK的低速时钟上升沿放在所述高速时钟信号端TX_PCK的高速时钟下降沿附近，就能确保第一拍能够准确采样的同时，输出相位也保持一致。
本发明提供的多通道延时控制电路，保证了两种通路的输出相位一致，减小了多通道应用中通道与通道之间的延时，保证了数据传输的准确性。
以上结合最佳实施例对本发明进行了描述，但本发明并不局限于以上揭示的实施例，而应当涵盖各种根据本发明的本质进行的修改、等效组合。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (9)
1.一种多通道延时控制电路，其特征在于：所述多通道延时控制电路包括低速时钟信号端、高速时钟信号端、与所述高速时钟信号端相连用于使高速时钟信号反相的反相器、与所述高速时钟信号端和所述低速时钟信号端相连的采样器、与所述低速时钟信号端和所述反相器相连的第一触发器、与所述第一触发器相连的第二触发器、与所述高速时钟信号端和所述低速时钟信号端相连的第三触发器、与所述第三触发器相连的第四触发器、与所述采样器、所述第二触发器和所述第四触发器相连的选择器及与所述选择器相连的输出端，所述第一触发器与所述第二触发器形成第一采样通路，所述第一触发器通过所述高速时钟信号端的反相时钟对所述低速时钟信号端的低速时钟进行采样，所述第二触发器通过所述高速时钟信号端的高速时钟对所述第一触发器的输出信号进行采样；所述第三触发器与所述第四触发器形成第二采样通路，所述第三触发器通过所述高速时钟信号端的高速时钟对所述低速时钟信号端的低速时钟进行采样，所述第四触发器通过所述高速时钟信号端的高速时钟对所述第三触发器的输出信号进行采样；当所述采样器的状态为所述低速时钟信号端的低速时钟采样到所述高速时钟信号端的高速时钟的高电平时，所述选择器将所述第二采样通路的采样结果传送至所述输出端；当所述采样器的状态为所述低速时钟信号端的低速时钟采样到所述高速时钟信号端的高速时钟的低电平时，所述选择器将所述第一采样通路的采样结果传送至所述输出端。
2.如权利要求1所述的多通道延时控制电路，其特征在于，所述采样器的数据输入端与所述高速时钟信号端相连，所述采样器的时钟输入端与所述低速时钟信号端相连，所述采样器的输出端与所述选择器的选择输入端相连。
3.如权利要求2所述的多通道延时控制电路，其特征在于，所述反相器的输入端与所述高速时钟信号端相连，所述反相器的输出端与所述第一触发器的控制端相连。
4.如权利要求3所述的多通道延时控制电路，其特征在于，所述第一触发器的数据输入端与所述低速时钟信号端相连，所述第一触发器的数据输出端与所述第二触发器的数据输入端相连。
5.如权利要求4所述的多通道延时控制电路，其特征在于，所述第二触发器的数据输出端与所述选择器的第一数据输入端相连，所述第三触发器的数据输入端与所述低速时钟信号端相连，所述第三触发器的数据输出端与所述第四触发器的数据输入端相连，所述第四触发器的数据输出端与所述选择器的第二数据输入端相连。
6.如权利要求5所述的多通道延时控制电路，其特征在于，所述第二触发器、所述第三触发器及所述第四触发器的控制端分别与所述高速时钟信号端相连，所述选择器的输出端与所述多通道延时控制电路的输出端相连。
7.如权利要求1所述的多通道延时控制电路，其特征在于，所述高速时钟信号端和所述低速时钟信号端的时钟信号由锁相环产生，并通过时钟树传送到每个通道。
8.如权利要求1所述的多通道延时控制电路，其特征在于，所述采样器为高精度采样器，使用所述低速时钟信号端产生的低速时钟信号对所述高速时钟信号端产生的高速时钟信号进行采样，当采到所述高速时钟信号的高电平时，输出高电平，当采到所述高速时钟信号的低电平时，输出低电平。
9.如权利要求1所述的多通道延时控制电路，其特征在于，所述第一触发器、所述第二触发器、所述第三触发器及所述第四触发器为上升沿触发的D触发器。
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