CN109194334A - 一种应用于多通道高速数模转换器的同步系统 - Google Patents

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Abstract

本发明公开了一种应用于多通道高速数模转换器的同步系统，包括粗调电路：接收同步时钟、DAC内核的高速时钟和高速时钟分频产生的反馈时钟；向延时电路输入端传输吞脉处理后的高速时钟；或者；向微调电路发出复位信号，并向延时电路输入端传输高速时钟；微调电路：接收复位信号，微调电路启动；接收同步时钟和反馈时钟，向延时电路控制端传输延时量；延时电路：接收吞脉处理后的高速时钟，向DAC内核传输根据预设延时量延时处理后的高速时钟；或者；接收高速时钟，向DAC内核传输根据微调电路传输的延时量延时处理后的高速时钟。本发明通过分频后的反馈时钟与同步时钟对齐，实现所有器件时钟逻辑状态的同步，进而实现多通道的同步。

Description

一种应用于多通道高速数模转换器的同步系统
技术领域
本发明涉及一种应用于多通道高速数模转换器(DAC)的同步系统，属于高速数模混合集成电路技术领域。
背景技术
在通信系统中，通常需要使用单片多通道DAC或多片单通道(或多通道)DAC，通道间的匹配与同步问题至关重要。通道间的匹配通常是相对于多个DAC中的模拟部分而言的，使用静态校正技术可以减小这部分失配。但如过不能保证多个DAC数据加载时刻的同步，即便DAC的模拟部分完全匹配，DAC输出信号的相位也不会相同。这样，就不能保证多通道DAC输出信号的同步。
DAC的数据加载时刻取决于所使用的时钟，对应高速DAC系统，由于内部数据加载寄存器的时钟有时钟状态机，多通道DAC同步除了要保证上述模拟部分的匹配外，还要处理数字域的问题，即时钟状态机的状态同步问题。
发明内容
本发明提供了一种应用于多通道高速数模转换器的同步系统，解决了现有的多路DAC系统存在的只对主时钟进行同步，无法实现DAC内部时钟状态机的同步问题。
为了解决上述技术问题，本发明所采用的技术方案是：
一种应用于多通道高速数模转换器的同步系统，包括粗调电路、微调电路和延时电路；
粗调电路：
接收同步时钟、DAC内核的高速时钟和高速时钟分频产生的反馈时钟；
向延时电路输入端传输吞脉处理后的高速时钟；或者；向微调电路发出复位信号，并向延时电路输入端传输高速时钟；
微调电路：
接收复位信号，微调电路启动；
接收同步时钟和反馈时钟，向延时电路控制端传输延时量；
延时电路：
接收吞脉处理后的高速时钟，向DAC内核传输根据预设延时量延时处理后的高速时钟；
或者；
接收高速时钟，向DAC内核传输根据微调电路传输的延时量延时处理后的高速时钟。
粗调电路包括鉴相器和吞脉冲发生器；
鉴相器的输入端输入同步时钟和反馈时钟，鉴相器的输出端连接吞脉冲发生器的输入端，高速时钟输入吞脉冲发生器的输入端，吞脉冲发生器的输出端连接延时电路输入端和微调电路复位输入端。
吞脉冲发生器包括触发器DFF1、触发器DFF2、与非门和与门；
触发器DFF1的D端连接鉴相器的输出端，触发器DFF1的时钟端输入高速时钟，与非门的两个输入端分别连接鉴相器的输出端和触发器DFF1的端，与非门的输出端连接触发器DFF1的D端，触发器DFF2的时钟端输入高速时钟，触发器DFF2的端连接微调电路复位输入端，触发器DFF2的Q端连接与门的一个输入端，与门的另一个输入端输入高速时钟，与门输出端连接延时电路输入端。
微调电路包括TDC和逻辑控制器；
TDC的输入端输入同步时钟和反馈时钟，TDC的复位输入端连接粗调电路，TDC的输出端连接逻辑控制器的输入端，逻辑控制器的输出端连接延时电路的控制端。
逻辑控制器为逐次逼近逻辑控制器。
同步时钟为基准时钟，由外部提供或DAC提供。
延时电路为可编程延时控制单元。
本发明所达到的有益效果：1、本发明通过分频后的反馈时钟与同步时钟对齐，实现所有器件时钟逻辑状态的同步，进而实现多通道的同步；2、本发明既有粗调也有微调，可以配置不同的同步精度和同步时间，使用起来比较灵活；3、微调中TDC的应用，直接将相差信息进行量化，克服了传统锁相环同步方案中锁定时间慢、同步精度有限的缺点。
附图说明
图1为本发明的结构示意图；
图2为逻辑控制流程。
具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
一种应用于多通道高速数模转换器的同步系统，包括粗调电路、微调电路和延时电路。
粗调电路：
接收同步时钟、DAC内核的高速时钟和高速时钟分频产生的反馈时钟，其中同步时钟为基准时钟，由外部提供或DAC提供；
向延时电路输入端传输吞脉处理后的高速时钟；或者；向微调电路发出复位信号，并向延时电路输入端传输高速时钟。
具体工作过程为：
粗调电路鉴别同步时钟与反馈时钟的相差；
响应于同步时钟与反馈时钟的相差大于高速时钟的一个周期，粗调电路对高速时钟进行吞脉处理，并将吞脉处理后的高速时钟传输给延时电路；
响应于同步时钟与反馈时钟的相差不大于高速时钟的一个周期，粗调电路向微调电路发出复位信号，粗调电路将高速时钟传输给延时电路。
微调电路：
接收复位信号，微调电路启动；接收同步时钟和反馈时钟，向延时电路控制端传输延时量。
具体工作过程为：
微调电路接收同步时钟和反馈时钟，对同步时钟与反馈时钟的相差进行量化，根据量化的结果计算延时量；微调电路将延时量传输给延时电路。
延时电路：
接收吞脉处理后的高速时钟，向DAC内核传输根据预设延时量延时处理后的高速时钟；
或者；
接收高速时钟，向DAC内核传输根据微调电路传输的延时量延时处理后的高速时钟。
具体工作过程为：
响应于接收到吞脉处理后的高速时钟，延时电路根据预设的延时量对其进行延时处理，并将延时处理后的高速时钟传输给DAC内核；
响应于接收到高速时钟，延时电路根据微调电路传输的延时量对其进行延时处理，并将延时处理后的高速时钟传输给DAC内核。
具体的电路结构如图1所示，其中，粗调电路包括鉴相器和吞脉冲发生器，微调电路包括TDC(时间数字转换器)和逻辑控制器。
粗调电路连接结构如下：鉴相器的输入端输入同步时钟和反馈时钟，鉴相器的输出端连接吞脉冲发生器的输入端，高速时钟输入吞脉冲发生器的输入端，吞脉冲发生器的输出端连接延时电路输入端和微调电路复位输入端。
脉冲发生器包括触发器DFF1、触发器DFF2、与非门和与门；触发器DFF1的D端连接鉴相器的输出端，触发器DFF1的时钟端输入高速时钟，与非门的两个输入端分别连接鉴相器的输出端和触发器DFF1的端，与非门的输出端连接触发器DFF1的D端，触发器DFF2的时钟端输入高速时钟，触发器DFF2的端连接微调电路复位输入端(即向微调电路输出复位信号)，触发器DFF2的Q端连接与门的一个输入端，与门的另一个输入端输入高速时钟，与门输出端连接延时电路输入端。
微调电路连接结构如下：TDC的输入端输入同步时钟和反馈时钟，TDC的复位输入端连接粗调电路(即触发器DFF2的端，接收复位信号)，TDC的输出端连接逻辑控制器的输入端，逻辑控制器的输出端连接延时电路的控制端，向延时电路输出计算获得的延时量。
逻辑控制器为逐次逼近逻辑控制器，其内部集成了一个控制状态机，按照预先设计的算法，精确控制时钟的延时量，具体的逻辑控制如图2所示。
TDC的输出TDC[n-1:0](表示TDC信号为n位总线，本领域常见写法)接逻辑控制器，逻辑控制器的输出TDC_Q[n-1:0]接延时电路的控制端。以n＝16为例，TDC_Q[15:0]的初始值设为0x00FFH，系统判断TDC[15:0]的值，如果其为0x00FFH，那么说明同步时钟和反馈时钟间的相差很小，在TDC的精度之内，微调电路锁定。如果TDC[15:0]的值大于0x00FFH，那么逻辑控制器控制TDC_Q[15:0]右移，直到TDC[15:0]的值小于等于0x00FFH为止(若TDC_Q[15:0]为0x0000H时，TDC[15:0]的值还大于0x00FFH，则微调电路锁定失败)；反之，如果TDC[15:0]的值小于0x00FFH，那么逻辑控制器控制TDC_Q[15:0]左移，直到TDC[15:0]的值大于等于0x00FFH为止(若TDC_Q[15:0]为0xFFFFH时，TDC[15:0]的值还小于0x00FFH，则微调电路锁定失败)。
延时电路为可编程延时控制单元。
上述系统的工作过程如下：
鉴相器鉴别同步时钟与反馈时钟的相差是否大于高速时钟的一个周期，若大于，吞脉冲发生器对高速时钟进出吞脉处理，延时电路对吞脉处理后的高速时钟进行延时处理，并将延时处理后的高速时钟传输给DAC内核；在这个过程中微调电路不工作，延时处理的延时量为预设的定值。
多次吞脉延时处理后，相差不大于高速时钟的一个周期，吞脉冲发生器不吞脉，吞脉冲发生器向TDC发出复位信号(这是一个唤醒信号，使TDC工作)，吞脉冲发生器将高速脉冲直接传输给延时电路，TDC对同步时钟与反馈时钟的相差用温度计码进行量化，逻辑控制器根据TDC输出的热码，按照预先设计的算法，计算延时量，延时电路根据逻辑控制器传输的延时量对高速时钟进行延时处理，并将延时处理后的高速时钟传输给DAC内核。
上述系统通过分频后的反馈时钟与同步时钟对齐，实现所有器件时钟逻辑状态的同步，进而实现多通道的同步。上述系统既有粗调也有微调，可以配置不同的同步精度和同步时间，使用起来比较灵活。上述系统微调中TDC的应用，直接将相差信息进行量化，克服了传统锁相环同步方案中锁定时间慢、同步精度有限的缺点。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (7)

1.一种应用于多通道高速数模转换器的同步系统，其特征在于：包括粗调电路、微调电路和延时电路；
粗调电路：
接收同步时钟、DAC内核的高速时钟和高速时钟分频产生的反馈时钟；
向延时电路输入端传输吞脉处理后的高速时钟；或者；向微调电路发出复位信号，并向延时电路输入端传输高速时钟；
微调电路：
接收复位信号，微调电路启动；
接收同步时钟和反馈时钟，向延时电路控制端传输延时量；
延时电路：
接收吞脉处理后的高速时钟，向DAC内核传输根据预设延时量延时处理后的高速时钟；
或者；
接收高速时钟，向DAC内核传输根据微调电路传输的延时量延时处理后的高速时钟。
2.根据权利要求1所述的一种应用于多通道高速数模转换器的同步系统，其特征在于：粗调电路包括鉴相器和吞脉冲发生器；
鉴相器的输入端输入同步时钟和反馈时钟，鉴相器的输出端连接吞脉冲发生器的输入端，高速时钟输入吞脉冲发生器的输入端，吞脉冲发生器的输出端连接延时电路输入端和微调电路复位输入端。
3.根据权利要求2所述的一种应用于多通道高速数模转换器的同步系统，其特征在于：吞脉冲发生器包括触发器DFF1、触发器DFF2、与非门和与门；
触发器DFF1的D端连接鉴相器的输出端，触发器DFF1的时钟端输入高速时钟，与非门的两个输入端分别连接鉴相器的输出端和触发器DFF1的Q端，与非门的输出端连接触发器DFF1的D端，触发器DFF2的时钟端输入高速时钟，触发器DFF2的Q端连接微调电路复位输入端，触发器DFF2的Q端连接与门的一个输入端，与门的另一个输入端输入高速时钟，与门输出端连接延时电路输入端。
4.根据权利要求1所述的一种应用于多通道高速数模转换器的同步系统，其特征在于：微调电路包括TDC和逻辑控制器；
TDC的输入端输入同步时钟和反馈时钟，TDC的复位输入端连接粗调电路，TDC的输出端连接逻辑控制器的输入端，逻辑控制器的输出端连接延时电路的控制端。
5.根据权利要求4所述的一种应用于多通道高速数模转换器的同步系统，其特征在于：逻辑控制器为逐次逼近逻辑控制器。
6.根据权利要求1所述的一种应用于多通道高速数模转换器的同步系统，其特征在于：同步时钟为基准时钟，由外部提供或DAC提供。
7.根据权利要求1所述的一种应用于多通道高速数模转换器的同步系统，其特征在于：延时电路为可编程延时电路。
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