CN108712226B - 一种芯片半自动同步方法及系统 - Google Patents

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Abstract

本发明公开了一种芯片半自动同步方法及系统，芯片加电后先配置主芯片MU控制器，当MU锁定后控制主芯片SYCN_OUT输出4个相位，遍历每个相位找到对应的SYNC_IN有效窗口，找出4个输出相位中最长的SYNC_IN有效窗口，将主芯片SYNC_OUT输出相位配置成最长SYNC_IN有效窗口对应的相位，同时将SYNC_OUT输出延迟配置为有效窗口的中心位置，配置主芯片Rx控制器并达到锁定状态，配置从芯片MU控制器，配置参数与主芯片MU配置值一样，配置从芯片同步控制器工作在自动从片模式，并保证同步控制器达到同步锁定状态，配置从芯片Rx控制器并达到锁定状态。本发明能够有效解决AD9739芯片在低采样率下的同步问题，保证多个AD9739芯片在800MHz～1100MHz采样率下都能够正常同步。

Description

一种芯片半自动同步方法及系统
技术领域
本发明涉及电子技术领域，尤其涉及一种芯片半自动同步方法及系统。
背景技术
ADI(Analog Devices Inc)公司推出的高速DAC(Digital To Analog Converter)芯片AD9739具有采样率高、分辨率高等特点，该芯片内部支持多片同步功能，根据芯片手册说明，该芯片工作频率为800MHz～2500MHz，芯片自身具备多芯片同步功能，上电后通过SPI控制接口对AD9739内部寄存器进行配置，便能够达到多个AD9739芯片同步的功能。但AD9739芯片自带同步功能受芯片内部延迟线限制，在800MHz～1100MHz采样率下主芯片无法完成同步功能，进入同步状态，同时也影响到其他AD9379芯片进入同步状态。
发明内容
本发明所要解决的技术问题是：针对现有技术存在的问题，本发明提出了一种芯片半自动同步方法及系统，能够有效解决AD9739芯片在低采样率下的同步问题，保证多个AD9739芯片在800MHz～1100MHz采样率下都能够正常同步。
本发明提供的一种芯片半自动同步方法，该方法包括：分别对主芯片和从芯片进行配置，主芯片为从多个芯片中选取的一个芯片，其余芯片为从芯片；
对主芯片进行配置的方法包括：1)配置主芯片MU控制器工作在自动模式，并达到锁定状态；2)当MU控制器锁定后，控制主芯片SYNC_OUT依次输出4个相位，找出每个相位对应的最宽SYNC_IN有效窗口，记录各最宽 SYNC_IN有效窗口对应的SYNC_OUT输出延迟值范围；3)比较SYNC_OUT 分别输出4个相位得到的有效窗口宽度，找出有效窗口最宽的相位值，将主芯片SYNC_OUT输出相位配置成该相位值，同时将SYNC_OUT配置为相应有效输出延迟值范围的中间位置；4)配置主芯片Rx控制器工作在自动模式，并达到锁定状态；
对从芯片进行配置的方法包括：1)将从芯片MU控制器配置成与主芯片一样，并达到锁定状态；2)配置同步控制器工作在自动从模式，并保证同步控制器达到同步锁定状态；3)配置从芯片Rx控制器工作在自动模式，并达到锁定状态。
进一步，对主芯片和从芯片配置完成后，还对所有芯片进行监控，当一个或多个芯片失锁时，重复主芯片和从芯片的配置步骤。
进一步，该方法还包括：
使多个芯片使用同一个工作时钟，并对该工作时钟做等长设计；
主芯片输出同步时钟，并将同步时钟分配给包括主芯片在内的所有芯片；
对所有芯片的同步输入时钟做等长设计。
本发明的另一方面提供的一种芯片半自动同步系统，该系统包括FPGA和多个芯片，该多个芯片中的一个为主芯片，其余芯片为从芯片，FPGA内包含有控制器，该控制器分别对主芯片和从芯片进行配置，
对主芯片进行配置的方法包括：1)配置主芯片MU控制器工作在自动模式，并达到锁定状态；2)当MU控制器锁定后，控制主芯片SYNC_OUT依次输出4个相位，找出每个相位对应的最宽SYNC_IN有效窗口，记录各最宽 SYNC_IN有效窗口对应的SYNC_OUT输出延迟值范围；3)比较SYNC_OUT 分别输出4个相位得到的有效窗口宽度，找出有效窗口最宽的相位值，将主芯片SYNC_OUT输出相位配置成该相位值，同时将SYNC_OUT配置为相应有效输出延迟值范围的中间位置；4)配置主芯片Rx控制器工作在自动模式，并达到锁定状态；
对从芯片进行配置的方法包括：1)将从芯片MU控制器配置成与主芯片一样，并达到锁定状态；2)配置同步控制器工作在自动从模式，并保证同步控制器达到同步锁定状态；3)配置从芯片Rx控制器工作在自动模式，并达到锁定状态。
进一步，FPGA内的控制器对主芯片和从芯片配置完成后，还对所有芯片进行监控，当一个或多个芯片失锁时，重复主芯片和从芯片的配置步骤。
进一步，该系统还包括工作时钟和时钟驱动芯片，所述多个芯片使用同一个工作时钟，该工作时钟做等长设计；主芯片输出同步时钟，同步时钟经时钟驱动芯片分配给包括主芯片在内的所有芯片；所有芯片的同步输入时钟要做等长设计。
与现有技术相比，本发明能够有效解决在800MHz～1100MHz采样率下 AD9739主芯片自带同步功能无法正常工作的问题，且能够保证在环境温度、供电电压发生变化时多个AD9739芯片也能够保持同步工作。本发明利用在 FPGA中内嵌控制器能够实时监控多个AD9739芯片的同步状态，当出现一个或多个AD9739芯片出现失锁时，能够及时恢复到同步状态。
附图说明
本发明将通过例子并参照附图的方式说明，其中：
图1为本发明的芯片同步原理框图；
图2为芯片半自动同步控制流程图。
具体实施方式
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
本说明书中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
多个AD9739芯片要达到同步状态，首先硬件设计上要保证送入AD9739 芯片的工作时钟、同步时钟及数据线做等长设计；其次采用AD9739芯片半自动同步方法对主芯片、从芯片进行配置。
芯片同步的原理框图如图1所示，多个AD9739芯片使用同一个工作时钟，工作时钟做等长设计，在多个AD9739芯片系统中选取其中一个作为主芯片，其余AD9739芯片作为从芯片，主AD9739芯片输出同步时钟，同步时钟经时钟驱动芯片分配给系统中所有AD9739芯片(包括自己)，多个芯片的同步输入时钟要做等长设计；在FPGA内搭建一个控制器，控制器通过SPI接口对多个AD9739芯片进行配置、并监控多个AD9739芯片的同步状态。
芯片半自动同步控制流程图如图2所示，FPGA内的控制器分别对主芯片和从芯片进行配置。芯片加电后先配置主芯片，主芯片配置完成后再配置从芯片，主、从芯片的详细配置方法如下所述。
主芯片配置步骤：1)配置主芯片MU控制器工作在自动模式，并达到锁定状态；2)当MU控制器锁定后，手动控制主芯片SYNC_OUT输出相位‘0’，调整SYNC_OUT输出延迟值(从0开始依次递增到最大值，步进量可自行控制)，找出该相位对应的最宽SYNC_IN有效窗口(当0x0D寄存器中bit5为‘1’、 bit4为‘0’状态时为有效窗口)，并记录最宽SYNC_IN有效窗口对应的 SYNC_OUT输出延迟值范围；按上述操作依次控制主芯片SYNC_OUT输出相位‘1、“2’、‘3’找出对应的最宽SYNC_IN有效窗口，记录各最宽SYNC_IN 有效窗口对应的SYNC_OUT输出延迟值范围；3)比较SYNC_OUT分别输出 4个相位得到的有效窗口宽度，找出有效窗口最宽的相位值，将主芯片 SYNC_OUT输出相位配置成该相位值，同时将SYNC_OUT配置为相应有效输出延迟值范围的中间位置；4)配置主芯片Rx控制器工作在自动模式，并达到锁定状态。到此，主芯片的配置内容已完成。
从芯片配置步骤：1)将从芯片MU控制器配置成与主芯片一样(包含寄存器的具体数值)，并达到锁定状态；2)配置同步控制器工作在自动从模式，并保证同步控制器达到同步锁定状态；3)配置从芯片Rx控制器工作在自动模式，并达到锁定状态。此时，从芯片达到同步状态。
在一些实施例中，上述配置过程中芯片内部控制器的配置均可以按芯片手册推荐值进行配置。
经以上步骤完成主、从芯片的同步配置，多个AD9739芯片便能达到同步状态。在一些实施例中，为保证多个芯片的稳定同步状态，需要实时监控所有芯片的同步锁定状态，当出现一个或多个 AD9739芯片出现失锁时，需要重复上述配置步骤。
本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。

Claims (4)

1.一种芯片半自动同步方法，其特征在于，该方法包括：分别对主芯片和从芯片进行配置，主芯片为从多个芯片中选取的一个芯片，其余芯片为从芯片；
对主芯片进行配置的方法包括：1)配置主芯片MU控制器工作在自动模式，并达到锁定状态；2)当MU控制器锁定后，控制主芯片SYNC_OUT依次输出4个相位，找出每个相位对应的最宽SYNC_IN有效窗口，记录各最宽SYNC_IN有效窗口对应的SYNC_OUT输出延迟值范围；3)比较SYNC_OUT分别输出4个相位得到的有效窗口宽度，找出有效窗口最宽的相位值，将主芯片SYNC_OUT输出相位配置成该相位值，同时将SYNC_OUT配置为相应有效输出延迟值范围的中间位置；4)配置主芯片Rx控制器工作在自动模式，并达到锁定状态；
对从芯片进行配置的方法包括：1)将从芯片MU控制器配置成与主芯片一样，并达到锁定状态；2)配置同步控制器工作在自动从模式，并保证同步控制器达到同步锁定状态；3)配置从芯片Rx控制器工作在自动模式，并达到锁定状态；
芯片半自动同步方法还包括：
使多个芯片使用同一个工作时钟，并对该工作时钟做等长设计；
主芯片输出同步时钟，并将同步时钟分配给包括主芯片在内的所有芯片；
对所有芯片的同步输入时钟做等长设计。
2.根据权利要求1所述的一种芯片半自动同步方法，其特征在于，对主芯片和从芯片配置完成后，还对所有芯片进行监控，当一个或多个芯片失锁时，重复主芯片和从芯片的配置步骤。
3.一种芯片半自动同步系统，该系统包括FPGA和多个芯片，该多个芯片中的一个为主芯片，其余芯片为从芯片，其特征在于，FPGA内包含有控制器，该控制器分别对主芯片和从芯片进行配置，
对主芯片进行配置的方法包括：1)配置主芯片MU控制器工作在自动模式，并达到锁定状态；2)当MU控制器锁定后，控制主芯片SYNC_OUT依次输出4个相位，找出每个相位对应的最宽SYNC_IN有效窗口，记录各最宽SYNC_IN有效窗口对应的SYNC_OUT输出延迟值范围；3)比较SYNC_OUT分别输出4个相位得到的有效窗口宽度，找出有效窗口最宽的相位值，将主芯片SYNC_OUT输出相位配置成该相位值，同时将SYNC_OUT配置为相应有效输出延迟值范围的中间位置；4)配置主芯片Rx控制器工作在自动模式，并达到锁定状态；
对从芯片进行配置的方法包括：1)将从芯片MU控制器配置成与主芯片一样，并达到锁定状态；2)配置同步控制器工作在自动从模式，并保证同步控制器达到同步锁定状态；3)配置从芯片Rx控制器工作在自动模式，并达到锁定状态；
该系统还包括工作时钟和时钟驱动芯片，所述多个芯片使用同一个工作时钟，该工作时钟做等长设计；主芯片输出同步时钟，同步时钟经时钟驱动芯片分配给包括主芯片在内的所有芯片；所有芯片的同步输入时钟要做等长设计。
4.根据权利要求3所述的一种芯片半自动同步系统，其特征在于，FPGA内的控制器对主芯片和从芯片配置完成后，还对所有芯片进行监控，当一个或多个芯片失锁时，重复主芯片和从芯片的配置步骤。
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