CN106603075A - 一种多adc高速交叉采样校准装置及校准方法 - Google Patents

Abstract

本发明提供了一种多ADC高速交叉采样校准装置及校准方法，包括相位校准、增益校准和偏移校准，相位校准主要解决采样时钟的延迟一致性问题，增益校准主要解决四路信号幅度的一致性问题，偏移校准解决了四路信号的偏移一致性问题，通过校准四路2.5GSa/s采样率ADC的相位、增益、偏移，使得四片ADC交叉采样时，采样率达到10GSa/s，并且数据重组后波形不失真，性能指标达到理想要求。本发明的整个测试校准控制电路由上位机软件和FPGA完成，经过校准后，确保相位、增益和偏移具有一致性，并将校准结果在采集显示时进行补偿，使得四路采集时钟相位差100ps，增益和偏移相同。

Description

一种多ADC高速交叉采样校准装置及校准方法

技术领域

本发明涉及信号采集领域，具体涉及一种多ADC高速交叉采样校准装置及校准方法。

背景技术

多ADC高速交叉采样技术主要是通过将多个ADC的相位、偏移、增益进行校准，将采样率由现在单ADC的2.5GSa/s采样率，提高到整个系统采样率到10GSa/s。由于多个ADC的相位、偏移、增益存在差异，随温度变化差异更大，如果不进行校准，数据重组后将会恶化信号的性能指标，导致重建波形失真，使得整机的模拟带宽降低，抖动变大。

发明内容

本发明的第一目的是提供一种多ADC高速交叉采样校准装置，通过校准四片2.5GSa/s采样率ADC的相位、增益和偏移，使得四片ADC交叉采样时，采样率达到10GSa/s，并且数据重组后波形不失真，性能指标达到理想要求。

本发明采用以下的技术方案：

一种多ADC高速交叉采样校准装置，包括通道输入选择模块，通道输入选择模块连接有信号调理电路，信号调理电路连接有驱动电路，驱动电路分别连接有相位校准电路、增益校准电路和偏移校准电路，相位校准电路、增益校准电路和偏移校准电路均连接有高采样率ADC模块，高采样率ADC模块连接有FPGA，所述有高采样率ADC模块包括四个高采样率ADC芯片。

优选地，所述相位校准电路包括采样时钟系统，采样时钟系统输出四路1.25GHz的采样时钟，四路1.25GHz的采样时钟分别通过一个延迟调节器与高采样率ADC芯片相连，延迟调节器与FPGA相连，第一路1.25GHz的采样时钟通过第一八分频器连接有时钟同步器，第一八分频器与FPGA相连，第二路1.25GHz的采样时钟通过第二八分频器连接有触发使能器，第三路1.25GHz的采样时钟通过第三八分频器与触发使能器相连，第四路1.25GHz的采样时钟通过第四八分频器与触发使能器相连，触发使能器与时钟同步器相连，触发使能器还连接有脉宽放大器，脉宽放大器连接有触发比较器，触发比较器连接有二次触发使能器，二次触发使能器分别与脉宽放大器和时钟同步器相连，时钟同步器与FPGA相连。

优选地，所述增益校准电路包括高精度DAC，高精度DAC与通道输入选择模块相连，驱动电路分为四路，每一路均通过一个可编程增益放大器与高采样率ADC芯片相连，可编程增益放大器和高精度DAC均与FPGA相连。

优选地，所述偏移校准电路包括参考DAC和偏移DAC，参考DAC与通道输入选择模块相连，驱动电路分为四路，每一路均通过一个偏移调整电路与高采样率ADC芯片相连，所述偏移DAC与偏移调整电路相连，参考DAC和偏移DAC均与FPGA相连。

本发明的第二目的是提供了以上所述的一种多ADC高速交叉采样校准装置的校准方法。

一种多ADC高速交叉采样校准装置的校准方法，包括相位校准方法、增益校准方法和偏移校准方法。

优选地，所述相位校准方法包括：

步骤1：采样时钟系统输出四路1.25GHz的采样时钟，第一路1.25GHz的采样时钟经第一八分频器后变为156.25MHz的分频时钟，然后输入到时钟同步器和FPGA中，用作相位测量同步主时钟；

步骤2：第二路1.25GHz的采样时钟经第二八分频器后变为156.25MHz的分频时钟，然后输入到触发使能器产生触发使能，第一路的156.25MHz的分频时钟同步触发使能后，产生脉宽同步信号Δ1；

步骤3：脉宽同步信号Δ1经脉宽放大器和触发比较器后，送入二次触发使能器进行二次触发使能，产生脉宽同步信号Δ2，脉宽同步信号Δ2经脉宽放大器和触发比较器后，产生二次放大同步脉冲信号，输出到FPGA；

步骤4：在FPGA内部对Δ1和Δ2进行测量，并计算相位测量差Δ3，根据相位差，调整延迟调节器和高采样率ADC芯片内部的寄存器，使得第二路采样时钟和第一路的采样时钟的相位差为100ps；

步骤5：采用步骤1至步骤4的方法使得第三路采样时钟与第一路的采样时钟的相位差为100ps，第四路采样时钟与第一路的采样时钟的相位差为100ps。

优选地，所述增益校准方法包括：

步骤1：高精度DAC产生电压增益校准输出为-30mV，启动FPGA中的累加寄存器，将第一路的高采样率ADC芯片的数据读出并计算平均值为a0，a0的最小值为16，a0的最大值为240，高精度DAC产生校准电路输出电压+30mV，启动FPGA中的累加寄存器，将第一路的高采样率ADC芯片数据读出并计算平均值为a1；

步骤2：计算a1-a0，如果得到的数值是在190～192之间，则校准通过，记录该档位可编程增益放大器设定值和寄存器设定值，当输入信号在该档位范围内，调出设定值；如果得到的数值不是190～192之间，则调节可编程增益放大器和高采样率ADC芯片内部增益寄存器，直到得到的数值在190～192之间；

步骤3：采用步骤1至步骤2的方法进行第二路、第三路和第四路的增益校准，使得四路ADC采样结果具有相同的增益。

优选地，所述偏移校准方法包括：

步骤1：偏移校准包括零点和斜坡校准，首先进行零点校准，将通道输入选择模块切换到校准模式，参考DAC输出0V到通道输入选择模块，调整偏移DAC，启动FPGA的累加寄存器，将第一路的高采样率ADC芯片的数据读出并计算平均值，如果平均值在127～129之间，则校准通过，记录零点偏移DAC设定值a0；

步骤2：进行正斜坡校准，参考DAC输出+1000mV到通道输入选择模块，调节偏移DAC，启动累加寄存器，将第一路的高采样率ADC芯片的数据读出并计算平均值，通过连续调节偏移DAC，使得平均值在零点校准范围，即认为校准通过，记录校准偏移值a1；

步骤3：计算正向校准步进值k1＝(a1-a0)/1000，根据步进值算出当屏幕显示偏移为X1mV时，偏移DAC设定值Y1＝X1*k1+a0；

步骤4：进行负斜坡校准，参考DAC输出-1000mV到通道输入选择模块，调节偏移DAC，启动累加寄存器，将第一路的高采样率ADC芯片的数据读出并计算平均值，通过连续调节偏移DAC，使得平均值在零点校准范围，记录校准偏移值a2；

步骤5：计算负向校准步进值k2＝(a0-a2)/1000，根据步进值算出当屏幕显示偏移为X2mV时，偏移DAC设定值Y2＝a0-k1*X2；

步骤6：采用步骤1至步骤5的方法进行第二路、第三路和第四路的偏移校准，使得四路ADC具有相同的偏移。

本发明具有的有益效果是：

本发明提供的一种多ADC高速交叉采样校准装置及校准方法，通过对多ADC进行相位校准、增益校准和偏移校准，采用ADC内部校准和外部电路校准相结合的方式，解决了相位、偏移和增益不一致问题，实现了输入信号交叉采集后，重组波形不失真。整个校准过程采用自动完成，不需要手动参与，提高了校准效率，减少了校准的不确定性问题。

附图说明

图1为一种多ADC高速交叉采样校准装置的原理框图。

图2为相位校准过程的原理框图。

图3为相位校准过程的效果示意图。

图4为增益校准过程的原理框图。

图5为增益校准过程的效果示意图。

图6为偏移校准过程的原理框图。

图7为偏移校准过程的效果示意图。

具体实施方式

下面结合附图对本发明进行具体的说明：

实施例1

结合图1至图7，一种多ADC高速交叉采样校准装置，包括通道输入选择模块，通道输入选择模块连接有信号调理电路，信号调理电路连接有驱动电路，驱动电路分别连接有相位校准电路、增益校准电路和偏移校准电路，相位校准电路、增益校准电路和偏移校准电路均连接有高采样率ADC模块，高采样率ADC模块连接有FPGA，FPGA为现场可编程门阵列，其中，有高采样率ADC模块包括四个高采样率ADC芯片。

相位校准电路包括采样时钟系统，采样时钟系统输出四路1.25GHz的采样时钟，四路1.25GHz的采样时钟分别通过一个延迟调节器与高采样率ADC芯片相连，延迟调节器与FPGA相连，第一路1.25GHz的采样时钟通过第一八分频器连接有时钟同步器，第一八分频器还与FPGA相连，第二路1.25GHz的采样时钟通过第二八分频器连接有触发使能器，第三路1.25GHz的采样时钟通过第三八分频器与触发使能器相连，第四路1.25GHz的采样时钟通过第四八分频器与触发使能器相连，触发使能器与时钟同步器相连，触发使能器还连接有脉宽放大器，脉宽放大器连接有触发比较器，触发比较器连接有二次触发使能器，二次触发使能器分别与脉宽放大器和时钟同步器相连，时钟同步器与FPGA相连。

增益校准电路包括高精度DAC，高精度DAC与通道输入选择模块相连，驱动电路分为四路，每一路均通过一个可编程增益放大器与高采样率ADC芯片相连，可编程增益放大器和高精度DAC均与FPGA相连。

偏移校准电路包括参考DAC和偏移DAC，参考DAC与通道输入选择模块相连，驱动电路分为四路，每一路均通过一个偏移调整电路与高采样率ADC芯片相连，所述偏移DAC与偏移调整电路相连，参考DAC和偏移DAC均与FPGA相连。

实施例2

上述实施例1的一种多ADC高速交叉采样校准装置的校准方法，包括相位校准方法、增益校准方法和偏移校准方法。

其中，相位校准方法采用DDR时钟方式采样，输出相差45度的四相1.25GHz采样时钟。采用一路做基准，其他三路各自后接延迟调节器调节延迟时间，使相邻两路时钟相差100ps，四路ADC交替采样，即可得到等效10GSa/s的采样速率。使用第一路分频时钟作为内插时钟，通过对差值两次放大，解决高精度测试问题，相位测量结果用于粗调和精调，粗调调整延迟调节器，精调调整ADC内部延迟调节器实现。

相位校准方法具体包括：

步骤1：采样时钟系统输出四路1.25GHz的采样时钟，第一路1.25GHz的采样时钟经第一八分频器后变为156.25MHz的分频时钟，第一路156.25MHz的分频时钟作为内插基准时钟，然后输入到时钟同步器和FPGA中，用作相位测量同步主时钟；

步骤2：第二路1.25GHz的采样时钟经第二八分频器后变为156.25MHz的分频时钟，然后输入到触发使能器产生触发使能，第一路的156.25MHz的分频时钟同步触发使能后，产生脉宽同步信号Δ1；

步骤3：脉宽同步信号Δ1经脉宽放大器和触发比较器后，送入二次触发使能器进行二次触发使能，产生脉宽同步信号Δ2，脉宽同步信号Δ2经脉宽放大器和触发比较器后，产生二次放大同步脉冲信号，输出到FPGA；

步骤4：在FPGA内部对Δ1和Δ2进行测量，并计算相位测量差Δ3，根据相位差，调整延迟调节器和高采样率ADC芯片内部的寄存器，使得第二路采样时钟和第一路的采样时钟的相位差为100ps；

步骤5：采用步骤1至步骤4的方法使得第三路采样时钟与第一路的采样时钟的相位差为100ps，第四路采样时钟与第一路的采样时钟的相位差为100ps。

增益校准主要实现四个ADC的放大倍数相同，通过调节ADC内部增益校准寄存器和外部可编程增益放大器，使得输入信号经过通道处理后，一分四到ADC后，具有相同的通道增益，保证ADC量化处理后具有相同的幅度，不会出现幅度不同的现象。其中，高精度DAC输出直流校准源，经过放大后，输出到四路ADC进行量化处理。FPGA的主要功能是在进行增益校准时，对量化数据进行累加求和，生成校准样本和预定值进行比较，通过粗调外部可编程增益放大器和精调ADC内部增益寄存器，保证四路ADC具有相同的放大倍数。

在数据采集领域，输入信号动态范围大，需要分档位显示，信号调理电路根据不同档位对输入信号进行衰减或放大，解决AD输入动态范围。为了使不同输入信号都能够满足ADC输入要求，正常显示在屏幕上，需要分档位校准。在本发明中，以基准档位10mV/div为例，给出校准过程，增益校准采用各ADC独立校准，校准结果满足设定误差，即可实现各ADC的增益校准。屏幕垂直方向为8格，在10mV/div档位，屏幕满量程显示为80mV，为了满足整个量程的线性要求，设置校准总输入幅度为60mV，占据屏幕显示的四分之三。ADC输出的量化数据直接到FPGA中，在校准过程中，每次设定校准值时，都要相应启动FPGA内部累加寄存器，读出累加和进行平均。ADC输出最大值为256，显示在屏幕的最上面，上溢出，最小值为0，显示在屏幕的最下面，下溢出。

增益校准方法具体包括：

步骤1：高精度DAC产生电压增益校准输出为-30mV，启动FPGA中的累加寄存器，将第一路的高采样率ADC芯片的数据读出并计算平均值为a0，a0的最小值为16，a0的最大值为240，高精度DAC产生校准电路输出电压+30mV，启动FPGA中的累加寄存器，将第一路的高采样率ADC芯片数据读出并计算平均值为a1；

步骤2：计算a1-a0，a1-a0的理想值为(3/4)×256＝191，考虑到通道噪声，以及ADC的量化误差，给出校准范围190～192，如果得到的a1-a0数值是在190～192之间，则校准通过，记录该档位可编程增益放大器设定值和寄存器设定值，当输入信号在该档位范围内，调出设定值；如果得到的数值不是190～192之间，则调节可编程增益放大器和高采样率ADC芯片内部增益寄存器，直到得到的数值在190～192之间；

步骤3：采用步骤1至步骤2的方法进行第二路、第三路和第四路的增益校准，使得四路ADC采样结果具有相同的增益。

偏移校准主要实现四路信号偏移调节的一致性，当用户调节信号偏移时，不会出现波形的上下跳变，使得重组后波形变化统一，输入信号能够合适的显示在屏幕上。偏移校准是在通路中增加一级偏移调节电路，其控制量由每路高精度偏移DAC根据校准因数量化控制。偏移校准包括偏移零点和偏移斜坡校准，在校准偏移时预先将增益校准值设置好。

由于外界输入信号是未知的，当输入信号偏移到屏幕外，将不能在屏幕上显示出来，为了将输入信号正确的在屏幕上显示出来，需要对输入信号的偏移进行反向补偿，通过偏移电路调节，偏移调节通过设定偏移DAC来实现，使输入信号能够合适的显示在屏幕上。

偏移校准方法具体包括：

步骤1：偏移校准包括零点和斜坡校准，零点校准是斜坡校准的基础，首先进行零点校准，将通道输入选择模块切换到校准模式，参考DAC输出0V到通道输入选择模块，调整偏移DAC，启动FPGA的累加寄存器，将第一路的高采样率ADC芯片的数据读出并计算平均值，如果平均值在127～129之间，则校准通过，记录零点偏移DAC设定值a0，为了保证校准精度，以零点为分界线，进行正负斜坡校准；

步骤2：进行正斜坡校准，参考DAC输出+1000mV到通道输入选择模块，调节偏移DAC，启动累加寄存器，将第一路的高采样率ADC芯片的数据读出并计算平均值，通过连续调节偏移DAC，使得平均值在零点校准范围，即认为校准通过，记录校准偏移值a1；

步骤3：计算正向校准步进值k1＝(a1-a0)/1000，根据步进值算出当屏幕显示偏移为X1mV时，偏移DAC设定值Y1＝X1*k1+a0；

步骤4：进行负斜坡校准，参考DAC输出-1000mV到通道输入选择模块，调节偏移DAC，启动累加寄存器，将第一路的高采样率ADC芯片的数据读出并计算平均值，通过连续调节偏移DAC，使得平均值在零点校准范围，记录校准偏移值a2；

步骤5：计算负向校准步进值k2＝(a0-a2)/1000，根据步进值算出当屏幕显示偏移为X2mV时，偏移DAC设定值Y2＝a0-k1*X2；

步骤6：采用步骤1至步骤5的方法进行第二路、第三路和第四路的偏移校准，使得四路ADC具有相同的偏移。

本发明的整个测试校准控制电路由上位机软件和FPGA完成，经过校准后，确保相位、增益和偏移具有一致性，并将校准结果在采集显示时进行补偿，使得四路采集时钟相位差100ps，增益和偏移相同。

当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。

Claims (8)

1.一种多ADC高速交叉采样校准装置，其特征在于，包括通道输入选择模块，通道输入选择模块连接有信号调理电路，信号调理电路连接有驱动电路，驱动电路分别连接有相位校准电路、增益校准电路和偏移校准电路，相位校准电路、增益校准电路和偏移校准电路均连接有高采样率ADC模块，高采样率ADC模块连接有FPGA，所述有高采样率ADC模块包括四个高采样率ADC芯片。

2.根据权利要求1所述的一种多ADC高速交叉采样校准装置，其特征在于，所述相位校准电路包括采样时钟系统，采样时钟系统输出四路1.25GHz的采样时钟，四路1.25GHz的采样时钟分别通过一个延迟调节器与高采样率ADC芯片相连，延迟调节器与FPGA相连，第一路1.25GHz的采样时钟通过第一八分频器连接有时钟同步器，第一八分频器与FPGA相连，第二路1.25GHz的采样时钟通过第二八分频器连接有触发使能器，第三路1.25GHz的采样时钟通过第三八分频器与触发使能器相连，第四路1.25GHz的采样时钟通过第四八分频器与触发使能器相连，触发使能器与时钟同步器相连，触发使能器还连接有脉宽放大器，脉宽放大器连接有触发比较器，触发比较器连接有二次触发使能器，二次触发使能器分别与脉宽放大器和时钟同步器相连，时钟同步器与FPGA相连。

3.根据权利要求2所述的一种多ADC高速交叉采样校准装置，其特征在于，所述增益校准电路包括高精度DAC，高精度DAC与通道输入选择模块相连，驱动电路分为四路，每一路均通过一个可编程增益放大器与高采样率ADC芯片相连，可编程增益放大器和高精度DAC均与FPGA相连。

4.根据权利要求3所述的一种多ADC高速交叉采样校准装置，其特征在于，所述偏移校准电路包括参考DAC和偏移DAC，参考DAC与通道输入选择模块相连，驱动电路分为四路，每一路均通过一个偏移调整电路与高采样率ADC芯片相连，所述偏移DAC与偏移调整电路相连，参考DAC和偏移DAC均与FPGA相连。

5.根据权利要求4所述的一种多ADC高速交叉采样校准装置的校准方法，其特征在于，包括相位校准方法、增益校准方法和偏移校准方法。

6.根据权利要求5所述的一种多ADC高速交叉采样校准装置的校准方法，其特征在于，所述相位校准方法包括：

步骤1：采样时钟系统输出四路1.25GHz的采样时钟，第一路1.25GHz的采样时钟经第一八分频器后变为156.25MHz的分频时钟，然后输入到时钟同步器和FPGA中，用作相位测量同步主时钟；

步骤2：第二路1.25GHz的采样时钟经第二八分频器后变为156.25MHz的分频时钟，然后输入到触发使能器产生触发使能，第一路的156.25MHz的分频时钟同步触发使能后，产生脉宽同步信号Δ1；

步骤3：脉宽同步信号Δ1经脉宽放大器和触发比较器后，送入二次触发使能器进行二次触发使能，产生脉宽同步信号Δ2，脉宽同步信号Δ2经脉宽放大器和触发比较器后，产生二次放大同步脉冲信号，输出到FPGA；

步骤4：在FPGA内部对Δ1和Δ2进行测量，并计算相位测量差Δ3，根据相位差，调整延迟调节器和高采样率ADC芯片内部的寄存器，使得第二路采样时钟和第一路的采样时钟的相位差为100ps；

步骤5：采用步骤1至步骤4的方法使得第三路采样时钟与第一路的采样时钟的相位差为100ps，第四路采样时钟与第一路的采样时钟的相位差为100ps。

7.根据权利要求5所述的一种多ADC高速交叉采样校准装置的校准方法，其特征在于，所述增益校准方法包括：

步骤1：高精度DAC产生电压增益校准输出为-30mV，启动FPGA中的累加寄存器，将第一路的高采样率ADC芯片的数据读出并计算平均值为a0，a0的最小值为16，a0的最大值为240，高精度DAC产生校准电路输出电压+30mV，启动FPGA中的累加寄存器，将第一路的高采样率ADC芯片数据读出并计算平均值为a1；

步骤2：计算a1-a0，如果得到的数值是在190～192之间，则校准通过，记录该档位可编程增益放大器设定值和寄存器设定值，当输入信号在该档位范围内，调出设定值；如果得到的数值不是190～192之间，则调节可编程增益放大器和高采样率ADC芯片内部增益寄存器，直到得到的数值在190～192之间；

步骤3：采用步骤1至步骤2的方法进行第二路、第三路和第四路的增益校准，使得四路ADC采样结果具有相同的增益。

8.根据权利要求5所述的一种多ADC高速交叉采样校准装置的校准方法，其特征在于，所述偏移校准方法包括：

步骤1：偏移校准包括零点和斜坡校准，首先进行零点校准，将通道输入选择模块切换到校准模式，参考DAC输出0V到通道输入选择模块，调整偏移DAC，启动FPGA的累加寄存器，将第一路的高采样率ADC芯片的数据读出并计算平均值，如果平均值在127～129之间，则校准通过，记录零点偏移DAC设定值a0；

步骤2：进行正斜坡校准，参考DAC输出+1000mV到通道输入选择模块，调节偏移DAC，启动累加寄存器，将第一路的高采样率ADC芯片的数据读出并计算平均值，通过连续调节偏移DAC，使得平均值在零点校准范围，即认为校准通过，记录校准偏移值a1；

步骤3：计算正向校准步进值k1＝(a1-a0)/1000，根据步进值算出当屏幕显示偏移为X1mV时，偏移DAC设定值Y1＝X1*k1+a0；

步骤4：进行负斜坡校准，参考DAC输出-1000mV到通道输入选择模块，调节偏移DAC，启动累加寄存器，将第一路的高采样率ADC芯片的数据读出并计算平均值，通过连续调节偏移DAC，使得平均值在零点校准范围，记录校准偏移值a2；

步骤5：计算负向校准步进值k2＝(a0-a2)/1000，根据步进值算出当屏幕显示偏移为X2mV时，偏移DAC设定值Y2＝a0-k1*X2；

步骤6：采用步骤1至步骤5的方法进行第二路、第三路和第四路的偏移校准，使得四路ADC具有相同的偏移。