CN113434318B - 一种基于fpga的采样数据校正方法及系统 - Google Patents

Abstract

本申请公开了一种基于FPGA的采样数据校正方法及系统，用以解决现有的采样数据校正方法不能保证校正结果的准确性，且每次校正都需要重新确定校正参数的技术问题。方法包括：接收采样数据并进行预处理；对预处理后的采样数据进行ADC采样，以得到能够被FPGA芯片识别的差分待校正数据；对差分待校正数据进行重组及拼接，得到待校正数据；确定待校正数据对应的理想数据，并基于理想数据确定校正参数；通过校正参数对采样数据进行校正，得到校正数据，并将校正数据与理想数据进行比对；在校正数据与理想数据一致时，存储校正参数。本申请通过上述方法保证了采样数据校正的高效性及准确性，并实现了在进行校正时不需要重新确定校正参数。

Description

一种基于FPGA的采样数据校正方法及系统

技术领域

本申请涉及数据采集及处理技术领域，尤其涉及一种基于FPGA的采样数据校正方法及系统。

背景技术

在自研的数据采集卡中，采集接口不接入数据或者接入某个固定值数据后，通过数据采集系统采集到的数据与理想的数据之间往往存在偏差。这个偏差可能是由于采集链路上的各芯片特性不一致造成的。这时，就需要对采集到的数据进行校正。

传统的数据校正方法，不能保证校正结果的准确性；并且每次接收到需要校正的采样数据时，都需要重新确定校正参数，造成校正过程繁琐且延长了数据校正时间。

发明内容

本申请实施例提供了一种基于FPGA的采样数据校正方法及系统，用以解决现有的采样数据校正方法不能保证校正结果的准确性，且每次校正都需要重新确定校正参数的技术问题。

一方面，本申请实施例提供了一种基于FPGA的采样数据校正方法，包括：接收采样数据，并对所述采样数据进行预处理；其中，所述预处理包括π型衰减处理、单端转差分处理以及增益调节处理中的任一项或者多项；对预处理后的所述采样数据进行ADC采样，以得到能够被FPGA芯片识别的差分待校正数据；对所述差分待校正数据进行重组及拼接，得到待校正数据；确定所述待校正数据对应的理想数据，并基于所述理想数据确定校正参数；通过所述校正参数对所述采样数据进行校正，得到校正数据，并将所述校正数据与理想数据进行比对；在所述校正数据与所述理想数据一致时，存储所述校正参数。

本申请实施例提供的采样数据校正方法，通过将待校正数据与理想数据进行比对，确定出准确的校正参数；然后基于该校正参数对采样数据进行校正得到校正数据，保证了校正结果的准确性。并在校正数据与理想数据一致时，存储校正参数，且掉电不丢失，以便于在下次对采样数据进行校正时，不需要重新配置校正参数，直接加载即可。

在本申请的一种实现方式中，所述采样数据是由单端模拟信号采样得到的。

在本申请的一种实现方式中，所述单端转差分处理用于将所述单端模拟信号转换为差分lvds信号；所述增益调节处理的增益范围为6dB-26dB。

在本申请的一种实现方式中，在得到待校正数据之后，所述方法还包括：将所述待校正数据缓存在所述FPGA芯片中。

本申请实施例提出的采样数据校正方法中，缓存的校正数据掉电不丢失，下次上电可直接加载校正参数，不需要重新配置参数。且在应用一段时间后，可以从新对校正参数进行修改和重新缓存。

在本申请的一种实现方式中，基于所述理想数据确定校正参数，具体包括：将所述理想数据的电平幅度与所述待校正数据的电平幅度进行比较；基于比较结果，确定校正参数；其中，所述校正参数为所述理想数据的电平幅度与所述待校正数据的电平幅度之差。

在本申请的一种实现方式中，通过所述校正参数对所述采样数据进行校正，得到校正数据，具体包括：确定所述采样数据的电平幅度；将所述采样数据的电平幅度进行偏置补偿处理；其中，所述偏置补偿处理的补偿量为所述理想数据的电平幅度与所述待校正数据的电平幅度之差。

另一方面，本申请实施例还提供了一种基于FPGA的采样数据校正系统，包括：信号采集器、FPGA芯片以及上位机；其中，所述信号采集器包括增益控制模块以及ADC采样模块；其中，所述增益控制模块用于对采样数据进行预处理；所述ADC采样模块用于对预处理后的所述采样数据进行ADC采样，以得到差分待校正数据；所述FPGA芯片包括ADC数据处理模块；其中，所述ADC数据处理模块用于对所述差分待校正数据进行重组及拼接，得到待校正数据；所述上位机包括数据处理模块以及数据应用和指令控制模块，用于确定所述待校正数据对应的理想数据，并基于所述理想数据确定校正参数；所述信号采集器还包括偏置补偿模块，所述偏置补偿模块用于通过所述校正参数对所述采样数据进行校正，得到校正数据。

在本申请的一种实现方式中，所述增益控制模块包括π衰减单元、单端转差分单元以及增益调整单元；其中，所述π衰减单元用于对所述采样数据进行π型衰减处理；所述单端转差分单元用于对所述采样数据进行单端转差分处理，以将单端模拟信号转换为差分lvds信号；所述增益调整单元用于对所述采样数据进行增益调节处理，且所述增益调节处理的增益范围为6dB-26dB。

在本申请的一种实现方式中，所述FPGA芯片还包括DDR控制模块以及XDMA模块；所述DDR控制模块用于缓存所述待校正数据；所述XDMA模块采用pcie接口，用于与上位机的XDMA驱动模块进行通信。

在本申请的一种实现方式中，所述FPGA芯片还包括校正参数存储模块；所述校正参数存储模块外挂FLASH存储器，用于在所述校正数据与所述理想数据一致时，存储所述校正参数。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本申请实施例提供的一种基于FPGA的采样数据校正方法流程图；

图2为本申请实施例提供的一种基于FPGA的采样数据校正系统内部结构示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例提供了一种基于FPGA的采样数据校正方法及系统，通过利用FPGA的可重构性和可编程性，在FPGA内对采样数据进行重组、利用XDMAIP核和上位机进行通信，根据通信的待校正数据和理想数据进行比较，上位机发送校正参数对采样数据进行校正后，将校正参数存储到FPGA外挂的FLASH存储器中，达到掉电不丢失校正参数的目的，以此实现高效性与准确性共存的采样数据校正方法，且不需要每次都配置校正参数，而是直接加载即可。

需要说明的是，本申请实施例中提供的采样数据的校正方法，其执行主体可以是本申请实施例提供的采样数据校正系统。

下面通过附图对本申请实施例提出的技术方案进行详细的说明。

图1为本申请实施例提供的一种基于FPGA的采样数据校正方法流程图。如图1所示，本申请实施例提供的采样数据校正方法，主要包括以下实现过程：

步骤101、接收采样数据，并对采样数据进行预处理。

本申请实施例提供的采样数据校正方法，首先是对单端模拟信号进行采样，得到采样数据，然后对采样数据进行预处理。

在本申请的一个实施例中，对采样数据进行的预处理至少包括以下任一项或者多项：π型衰减处理、单端转差分处理以及增益调节处理。需要说明的是，π型衰减处理主要是对采样数据的范围进行控制；而单端转差分处理实际上是将单端的模拟信号转换为差分的lvds信号；以及增益调节处理是对采样数据进行增益调节，且在本申请的一个可能实现方式中，增益调节的范围为6dB到26dB。

步骤102、对预处理后的采样数据进行ADC采样及ADC处理，以得到待校正数据。

因为本申请实施例中提出的采样数据校正方法是基于FPGA芯片实现，因此，在对采样数据完成预处理过程之后，将预处理后的采样数据进行ADC采样，以得到FPGA芯片能够识别、处理的数字差分信号，即本申请实施例中的差分待校正数据。

将该差分待校正数据通过FPGA芯片进行ADC处理，即将差分待校正数据进行拼接、重组成可以代表原始单端模拟波形数据的待校正数据。需要说明的是，此处的拼接、重组过程可以以时间为基准进行，即以时间顺序对差分待校正数据进行重组、拼接。

在本申请的一个实施例中，ADC采样可以通过现有的ADC芯片实现，例如ADC0832芯片，本申请实施例对此不作限定。

步骤103、确定理想数据，进而确定校正参数。

由于本申请实施例中的采样数据是一直对单端模拟信号进行采样得到的，也就是说，本申请实施例中的采样数据时一直输送到后端FPGA芯片中的，而采样数据的校正需要一定的时间。因此，在本申请的一个实施例中，在得到待校正数据之后，可以通过FPGA芯片中的DDR控制模块对待校正数据进行缓存，以降低后端上位机的校正压力。

在得到待校正数据之后，基于该待校正数据或者是原始的采样数据，确定与之对应的理想数据，然后基于该理想数据确定采样数据对应的校正参数。

在本申请实施例的一种可能实现方式中，可以通过电平幅度来表征校正参数。具体地，确定出理想数据之后，确定理想数据的电平幅度；然后基于待校正数据的电平幅度，计算二者(理想数据的电平幅度与待校正数据的电平幅度)之间的差值。最后，通过该差值确定采样数据的校正参数。需要说明的是，可以直接将该差值作为采样数据的校正参数，以使采样数据更加接近理想数据。

例如，待校正数据的电平幅度为-1，而该待校正数据对应的理想数据的电平幅度为0，此时，可以确定采样数据的校正参数为1。即，需要将采样数据的电平幅度偏移1，才可以使采样数据与理想数据保持一致。

步骤104、通过校正参数对采样数据进行校正，得到校正数据。

在确定校正参数之后，通过该校正参数对采样数据进行校正，以得到校正数据。

在本申请的一个实施例中，确定采样数据的电平幅度，然后对该采样数据的电平幅度进行偏置补偿处理。需要说明的是，此处的偏置补偿量即为校正参数。也就是说，本申请实施例中，可以直接使采样数据偏移校正参数，进而使得采样数据与理想数据保持一致。

还需要说明的是，如果根据待校正数据确定出的校正参数，不能使采样数据与理想数据一致，则说明该校正参数是错误的。此时，需要重新确定待校正数据，以重新确定校正参数，直至采样数据与校正数据一致。也就是说，本申请实施例中的校正参数确定过程并不是一次完成的，且确定出的校正参数也不是一直不变的。

步骤105、在校正数据与理想数据一致时，存储校正参数。

在根据校正参数对采样数据进行校正，得到校正数据之后，将校正数据与理想数据进行比对，如果校正数据与理想数据一致，则存储该校正参数。在下次较正时，不需要重新配置或者确定校正参数，而是直接加载该校正参数即可。

在本申请的一个实施例中，校正参数可以存储在FPGA芯片外挂的Flash存储器中，以此达到掉电不丢失校正参数的目的。

以上为本申请实施例提供的方法实施例，基于同样的发明构思，本申请实施例还提供了一种基于FPGA的采样数据校正系统，其内部结构如图2所示。

图2为本申请实施例提供的一种基于FPGA的采样数据校正系统内部结构示意图。如图2所示，系统包括：信号采集器、FPGA芯片以及上位机。

其中，信号采集器包括偏置补偿模块、增益控制模块以及ADC采样模块；FPGA芯片包括ADC数据处理模块、DDR控制模块以及XDMA模块；上位机包括XDMA驱动模块、数据处理模块以及数据应用和指令控制模块。

在本申请的一个实施例中，偏置补偿模块是一个可以程序控制输出不同电平幅度的芯片作为主芯片组成的一个用来补偿采样数据误差的模块，作为增益控制模块的N端去补偿P端输入的采样信号。

进一步地，增益控制模块内部包含了π衰减单元、单端转差分单元以及增益调整单元。其中，π衰减单元用于对采样数据进行π型衰减处理，π型衰减是对输入信号的范围进行控制；单端转差分单元是将输入的单端模拟信号转成差分的lvds信号；增益调整单元是一个程序控制的主芯片，用于对采样数据进行增益调节处理，其增益范围是6dB到26dB。

更进一步地，ADC采样模块采用成品的ADC芯片，将增益控制模块预处理后的采样数据，进一步采样成后端FPGA芯片可以识别处理的数字差分数据，得到差分待校正数据。

在本申请的一个实施例中，ADC数据处理模块是在FPGA芯片内部的一个模块，用于接收ADC采样模块送入的并行数据(即差分待校正数据)，将并行数据进行重组和拼接成代表波形数据大小的待校正数据。

进一步地，DDR控制模块用于缓存上述待校正数据。因为前端信号采集器是一直在进行信号采集工作的，采集过来的大量信号并不能全部在第一时间交到上位机进行处理，因此，需要再FPGA芯片中先进行缓存，再慢慢的送入上位机中。

更进一步地，XDMA模块是利用FPGA芯片带DMA功能的pcie接口实现的，是上位机和FPGA芯片的待校正数据和校正指令相互通信的接口模块。

在本申请的另一实施例中，FPGA芯片中还包括校正参数存储模块。该校正参数存储模块是将校正完的校正参数通过FPGA芯片存储到外挂的Flash存储器中，下次上电后直接从外挂Flash存储器里加载校正参数，通过FPGA芯片的SPI接口控制偏置补偿模块对偏置电平进行控制，从而达到校正采样数据的目的。

需要说明的是，该采样数据校正系统应用一段时间后，校正参数可以重新校正及存储。

在本申请的一个实施例中，上位机是对待校正数据和理想数据进行比较，根据比较结果通过pcie接口发送校正指令(其中携带校正参数，也可以直接发送校正参数)，并在待校正数据和理想数据一致后，再发送配置命令将校正参数存储到FPGA芯片外挂的Flash存储器中。

需要说明的是，本申请实施例中的校正参数可以根据待校正数据与理想数据的电平幅度来确定。具体地，上位机根据采样数据确定与之对应的理想数据，然后计算待校正数据的电平幅度与理想数据的电平幅度之差，并将该差值确定为校正参数发送给偏置补偿模块。在偏置补偿模块接收到校正参数后，将校正参数与采样数据一起送入增益控制模块，以此对采样数据的电平幅度进行偏移处理，进而实现采样数据的校正。

本申请实施例利用FPGA芯片的可重构性和可编程性，接收和发送ADC采样的波形数据和上位机指令、状态，FPGA芯片对采样的波形数据重组发给上位机，上位机根据待校正数据发送配置指令。通过上位机的配置指令对采集数据进行校正，在各通道得到理想的校正波形数据关系后，将校正参数通过校正参数存储模块存储到外挂Flash存储器中，下次断电可从外挂Flash存储器中直接加载校正参数，不需要再重新配置各通道参数。采样数据校正系统应用一段时间后可以重新对校正参数进行校正和修改。

本申请中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (5)

1.一种基于FPGA的采样数据校正方法，其特征在于，所述方法包括：

接收采样数据，并对所述采样数据进行预处理；其中，所述预处理包括π型衰减处理、单端转差分处理以及增益调节处理中的一项或者多项，且所述预处理至少包括单端转差分处理；以及，所述采样数据是由单端模拟信号采样得到的；所述单端转差分处理用于将所述单端模拟信号转换为差分lvds信号；所述增益调节处理的增益范围为6dB-26dB；

对预处理后的所述采样数据进行ADC采样，以得到能够被FPGA芯片识别的差分待校正数据；

对所述差分待校正数据进行重组及拼接，得到待校正数据；

确定所述待校正数据对应的理想数据，并基于所述理想数据确定校正参数，具体包括：

将所述理想数据的电平幅度与所述待校正数据的电平幅度进行比较；

基于比较结果，确定校正参数；其中，所述校正参数为所述理想数据的电平幅度与所述待校正数据的电平幅度之差；

通过所述校正参数对所述采样数据进行校正，得到校正数据，具体包括：

确定所述采样数据的电平幅度；

将所述采样数据的电平幅度进行偏置补偿处理；其中，所述偏置补偿处理的补偿量为所述理想数据的电平幅度与所述待校正数据的电平幅度之差；

将所述校正数据与理想数据进行比对；

在所述校正数据与所述理想数据一致时，存储所述校正参数。

2.根据权利要求1所述的一种基于FPGA的采样数据校正方法，其特征在于，在得到待校正数据之后，所述方法还包括：

将所述待校正数据缓存在所述FPGA芯片中。

3.一种基于FPGA的采样数据校正系统，其特征在于，所述系统包括：信号采集器、FPGA芯片以及上位机；其中，

所述信号采集器包括增益控制模块以及ADC采样模块；其中，所述增益控制模块用于对采样数据进行预处理；所述ADC采样模块用于对预处理后的所述采样数据进行ADC采样，以得到差分待校正数据；所述增益控制模块包括π衰减单元、单端转差分单元以及增益调整单元；其中，所述π衰减单元用于对所述采样数据进行π型衰减处理；所述单端转差分单元用于对所述采样数据进行单端转差分处理，以将单端模拟信号转换为差分lvds信号；所述增益调整单元用于对所述采样数据进行增益调节处理，且所述增益调节处理的增益范围为6dB-26dB；所述采样数据是由单端模拟信号采样得到的；

所述FPGA芯片包括ADC数据处理模块；其中，所述ADC数据处理模块用于对所述差分待校正数据进行重组及拼接，得到待校正数据；

所述上位机包括数据处理模块以及数据应用和指令控制模块，用于确定所述待校正数据对应的理想数据，并基于所述理想数据确定校正参数，具体包括：将所述理想数据的电平幅度与所述待校正数据的电平幅度进行比较；基于比较结果，确定校正参数；其中，所述校正参数为所述理想数据的电平幅度与所述待校正数据的电平幅度之差；

所述信号采集器还包括偏置补偿模块，所述偏置补偿模块用于通过所述校正参数对所述采样数据进行校正，得到校正数据，具体包括：确定所述采样数据的电平幅度；将所述采样数据的电平幅度进行偏置补偿处理；其中，所述偏置补偿处理的补偿量为所述理想数据的电平幅度与所述待校正数据的电平幅度之差。

4.根据权利要求3所述的一种基于FPGA的采样数据校正系统，其特征在于，所述FPGA芯片还包括DDR控制模块以及XDMA模块；

所述DDR控制模块用于缓存所述待校正数据；

所述XDMA模块采用pcie接口，用于与上位机的XDMA驱动模块进行通信。

5.根据权利要求3所述的一种基于FPGA的采样数据校正系统，其特征在于，所述FPGA芯片还包括校正参数存储模块；

所述校正参数存储模块外挂FLASH存储器，用于在所述校正数据与所述理想数据一致时，存储所述校正参数。

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