CN109067397A

CN109067397A - 一种基于垂直交替的宽带信号高精度采集装置

Info

Publication number: CN109067397A
Application number: CN201810695409.8A
Authority: CN
Inventors: 高舰; 叶芃; 曾浩; 黄武煌; 姜子威; 魏文韬; 赵禹; 赵文浩
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2018-06-29
Filing date: 2018-06-29
Publication date: 2018-12-21

Abstract

本发明公开了一种基于垂直交替的宽带信号高精度采集装置，为了突破ADC固有分辨率(精度)的限制，立足于并行采集技术，设计一个兼具高采样率与高垂直分辨率的宽带信号采集装置。在保证实时采样的情况下，通过多个通道对同一信号进行不同程度的偏移，并由多片ADC对宽带信号进行同步采样，然后对多路采样数据进行直接累加和拼合(重建)来提高信号采集的精度，数据位宽由k位扩展为k'＝k+log₂(M)位，重构之后的数据串即为高精度的采样结果(数据)，提升位数为Δk＝log₂(M)，从而兼具了高采样率与高垂直分辨率，并能将宽带信号的细节实时并准确地还原出来。达到对高速信号的高精度采集，对于突破高速ADC芯片的分辨率限制有重要意义。

Description

一种基于垂直交替的宽带信号高精度采集装置

技术领域

本发明属于信号采集技术领域，更为具体地讲，涉及一种基于垂直交替的宽带信号高精度采集装置。

背景技术

随着现代通信、智能汽车、航空航天探测、人工智能等相关电子信息领域的高速发展，电子系统变得越来越庞大，电子信号的复杂程度越来越高，尤其是信号的频率范围不断拓宽，信号的瞬时性、非平稳特性迅速增长。实时高精度捕获是获取这些信号重要信息的前提，提高采集系统的分辨率是实现宽带复杂信号高精度捕获的关键。各领域的应用中对采集系统的采集精度的依赖性，已经成为限制其发展的关键问题。

信号采集核心器件模数转换器(ADC)的分辨率和采样率始终是一对相互矛盾的指标。在一些低速采样的应用场景中，高精度宽带信号采集装置可以通过高分辨率的模数转换器(ADC)实现，例如∑-△型ADC可达到16位以上的分辨率。但是，对于模拟核爆、深空探测等有高速采集需求的场景，由于集成电路工艺的局限性使得高采样率ADC无法兼有高分辨率，这些高速ADC的分辨率仅有8～10位，难以满足对宽带复杂信号的高精度分析，这是宽带时域分析技术在电子测量仪器中应用的一个主要瓶颈。

在商用芯片受限的背景下，提高采集系统采样率和分辨率的有效途径是从系统级设计入手。在现有的提升采集系统分辨率的方法中，分级放大采样法、过采样取平均法、加扰采样平均法、同步采样求和法等方法能够提高系统的分辨率，但是这些方法牺牲了采集系统的采样率。尽管小波去噪、频谱感知滤波等数据后处理算法对提升有效分辨率提出了一些成熟的解决方案，但这些算法依赖于复杂的计算，难以满足高精度实时采样的要求。

发明内容

本发明的目的在于克服现有技术中的不足，提供一种基于垂直交替的宽带信号高精度采集装置，以兼具高采样率与高垂直分辨率，并能将宽带信号的细节实时并准确地还原出来，实现宽带信号的高垂直分辨率(高精度)采集功能。

为实现上述发明目的，本发明基于垂直交替的宽带信号高精度采集装置，其特征在于，包括：

一信号调理通道，用于对输入的宽带信号进行幅度调理、抗混叠滤波，然后进行1：M的扇出驱动，输出M路调理后的宽带信号；

一垂直交替采样阵列，用于接收来自信号调理通道的M路调理后的宽带信号，获取M组低精度的采样结果；

所述垂直交替采样阵列由M片分辨率为k位的ADC组成，它们具有相同的采样率和一致的采样时钟，用于分别接收M路调理后的宽带信号；

对于第m片ADC，其输入进行采样的模拟信号为接收的宽带信号加入偏置电压后的信号，其中m＝0,1…,M-1，Δ为ADC的量化步进，且 V_ref为ADC采样的参考电压；

每片ADC输出一组低精度的采样结果，M片ADC得到M组低精度的采样结果，并输出给FPGA；

一个FPGA，用于M组低精度的采样结果按序同步接收，并将接收多组低精度的采样结果重构进行直接累加，得到高精度的采集结果(数据)；

一个时钟模块，用于为M片ADC提供同步的采样时钟，同时为FPGA提供工作时钟。

本发明的目的是这样实现的：

本发明基于垂直交替的宽带信号高精度采集装置，为了突破ADC固有分辨率(精度)的限制，立足于并行采集技术，设计一个兼具高采样率与高垂直分辨率的宽带信号采集装置。通过信号调理通道将输入的宽带信号进行幅度调理、抗混叠滤波后扇出M路调理后的宽带信号送入垂直交替采样阵列中，由M片相同采样率和一致采样时钟的ADC分别进行采样，而对于第m片ADC，其输入进行采样的模拟信号为接收的宽带信号加入偏置电压后的信号，其中 m＝0,1…,M-1，Δ为ADC的量化步进，FPGA对M片ADC输出的M组低精度的采样结果按序同步接收，并将接收多组低精度的采样结果重构进行直接累加，这样，将多组低精度的采样结果重构成为一个高精度数据串：将接收多组低精度的采样结果重构进行直接累加，数据位宽由k位扩展为k'＝k+log₂(M)位，重构之后的数据串即为高精度的采样结果(数据)，提升位数为Δk＝log₂(M)，从而兼具了高采样率与高垂直分辨率，并能将宽带信号的细节实时并准确地还原出来。

本发明具有垂直交替的宽带信号高精度采集装置，在保证实时采样的情况下，通过多个通道对同一信号进行不同程度的偏移，并由多片ADC对宽带信号进行同步采样，然后对多路采样数据进行直接累加和拼合(重建)来提高信号采集的精度以及采样，达到对高速信号的高精度采集，对于突破高速ADC芯片的分辨率限制有重要意义。

此外，本发明还有以下有益效果：

(1)、采用低精度的模数转换器实现高精度的信号采集，对于片外突破器件分辨率有重要意义。对于高速采集系统可以突破器件分辨率的限制，对于中低速采集系统可以利用多片低性能的ADC搭建高性能系统，有利于降低成本；

(2)、采用多ADC同步采样和数字运算单元可以保证高精度信号输出无延时，保证信号的原始信息，具有较好的实时性；

(3)、采用多通道的方式不仅可以实时产生输出，且输出宽带信号是由输入宽带信号经采集并处理后得到的，因此其相参也可确保一致性；

(4)、采用高性能FPGA，在实现高速数据接收和发送的同时，可直接利用其丰富的逻辑资源完成数字信号处理，FPGA作为可编程逻辑器件，还具有便于设计人员做调试、用户做二次开发和定义自身所需功能的优点。

附图说明

图1是本发明基于垂直交替的宽带信号高精度采集装置一种具体实施方式原理图；

图2是本发明双通道垂直交替的宽带信号高精度采集装置的模数转换曲线示意图，其中，(a)两个ADC的转换曲线，(b)双通道垂直交替采样装置的模数转换曲线；

图3是本发明不同通道数的垂直交替的宽带信号高精度采集装置采样量化误差对比图；

图4是图1所示FPGA的数据传输链图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

一、结构

图1是本发明基于垂直交替的宽带信号高精度采集装置一种具体实施方式原理图。

在本实施例中，如图1所示，本发明基于垂直交替的宽带信号高精度采集装置包括信号调理通道1、垂直交替采样阵列2、FPGA 3以及时钟模块4。

在本实施例中，本发明硬件上采用“ADC+FPGA”的构架。从图1中可以看出本发明的输入为宽带信号，输出为高精度的采样结果。在本实施例中，本发明还安装有PCIe电路接口，通过PCIe接口可与外置的工控机5完成数据交互，实现对整个装置实时控制。

在本实施例中，信号调理通道1包括信号调理电路、低通滤波器以及多路驱动电路，用于对输入的宽带信号进行幅度调理、抗混叠滤波，然后进行1：M 的扇出驱动，输出M路调理后的宽带信号。其中，信号调理电路对输入的宽带信号进行幅度调理，对宽带信号的幅度进行衰减或放大，从而满足后级垂直交替采样阵列2中ADC对输入信号幅度要求；低通滤波器可滤除高于奈奎斯特频率的信号成分，以满足抗混叠要求；多路驱动电路对调理、滤波后的宽带信号经多路驱动电路进行1:M驱动，输出M路调理后的宽带信号给垂直交替采样阵列2，该电路保证系统输入信号带宽范围内1:M扇出的M路信号具有同步性和信号完整性。

垂直交替采样阵列2用于接收来自信号调理通道1的M路调理后的宽带信号，获取M组低精度的采样结果；垂直交替采样阵列2由M片分辨率为k位的 ADC组成，它们具有相同的采样率和一致的采样时钟，用于分别接收M路调理后的宽带信号；对于第m片ADC，其输入进行采样的模拟信号为接收的宽带信号加入偏置电压后的信号，其中m＝0,1…,M-1，Δ为ADC的量化步进，且V_ref为ADC采样的参考电压；每片ADC输出一组低精度的采样结果，M片ADC得到M组低精度的采样结果，并输出给FPGA 3。

FPGA 3用于M组低精度的采样结果按序同步接收，并将接收多组低精度的采样结果重构进行直接累加，得到高精度的采集结果。在本实施例中，FPGA主要负责高速数据接收和同步，以及高精度数据的重构。在FPGA内部包括数据接收模块、同步控制模块以及数据重构模块，首先，数据接收模块按照与ADC 输出一致的格式对高速的数据流进行解串和速率转换，随后同步控制模块进行数据同步控制保证数据流具有严格的同步性，这一过程完成后，数据重构模块将完成对M路低精度的量化结果的直接数字累加并形成一路高精度的数据流，该数据的分辨率为k'＝k+log₂(M)。最后将重构出的高精度采集结果(数据)输出到后一级的工控机5中。

时钟模块4用于为M片ADC提供同步的采样时钟，同时为FPGA 3提供工作时钟。在本实施例中，时钟模块4由晶振和PLL驱动为ADC和FPGA提供时钟信号，在时钟信号上升沿到来时，ADC模块对信号进行模数转换，再输入至FPGA，FPGA在时钟信号上升沿到来时，通过内部集成的可配置的高速收发器对模数转换后的数字信号进行同步和缓存。

二、提升原理

图2是本发明双通道垂直交替的宽带信号高精度采集装置的模数转换曲线示意图。

在本实施例中，如图2所示，采用双通道的垂直交替的宽带信号高精度采集装置，所用的ADC分辨率是8位，共有2⁸＝256个量化码值，量化步进表示为Δ₈。图2(a)中的‘通道0’是理想的模数转换曲线，当电压值在(-0.5V_ref,+0.5V_ref)范围内均匀增加时，该ADC在一个转换区间之内保持一个恒定的量化码值，通过比较电压真实值和量化码值可以发现，量化结果与真实值之间产生偏差，即量化误差，其最大值为一个量化步进D＝Δ₈；‘通道1’是增加模拟偏置o₁＝Δ₈/2后的模数转换曲线，由于增加了模拟偏置，使得原有的较低电压可以获得较大的量化码值，因此曲线向左移动Δ₈/2。

至此得到两条交替的两条转换曲线，由于该偏置加在一维信号的垂直电压方向，故称该法为垂直交替采样法。

之后将两条转换曲线直接累加，即上述的“对两组同步采样的量化值进行直接累加”过程，使得组合后的模数转换曲线变成图2(b)所示的转换曲线。可以看出该曲线的最大量化误差减小为图2(a)中‘通道0’的1/2，即量化步进变为应用双通道的垂直交替法之后，垂直分辨率由8位提升为9位，得到1位的分辨率提升。将通道数扩展为任意值M，可得到M条交替的转换曲线，应用该法之后，提升分辨率的位数为Δk＝log₂(M)，突破了单片ADC 的分辨率。

三、提升精度

在本实施例中，图3显示了对不同通道数的垂直交替采样方案量化误差对比，为简化理解做出如下假定，假设该例子中电压真实值为0.78，该ADC的量化步进为Δ_u＝1，其量化准则是电压真实值向下取整，当v∈[0,1)时，量化码值为‘0’；当v∈[1,2)，量化码值为‘1’……

对于单通道垂直交替采样方案，即传统的单通道方案，M＝1。电压值0.78 对应的量化值为‘0’，因此量化后的电压值为0，其量化误差|0.78-0|＝0.78。

对于双通道的垂直交替采样方案，M＝2。对通道0，待量化的值为0.78对应的量化值为‘0’；通道1因增加了电压偏置待量化的值为 0.78+0.5＝1.28，其量化值为‘1’。对累加后的量化值归一化表示，即得到量化后的电压值为(0+1)/2＝0.5，其量化误差|0.78-0.5|＝0.28。

对于四通道的垂直交替采样方案，M＝4。对通道0，待量化的值为0.78对应的量化值为‘0’；通道1因增加了电压偏置待量化的值为 0.78+0.25＝1.03，其量化值为‘1’；对通道2，待量化的值为0.78+0.25×2＝1.28，其量化值为‘1’；对通道3，待量化的值为0.78+0.25×3＝1.53，其量化值为‘1’。对累加后的量化值归一化表示，即得到量化后的电压值为(0+1+1+1)/4＝0.75，其量化误差|0.78-0.75|＝0.03。

从上述实例来看出，随着通道数增加，应用该法之后，量化误差逐渐减小，因此提升了采样精度。

四、实例

具体实施过程的要求：

1、所用的ADC采样率要大于等于输入宽带信号最高瞬时带宽频率的2倍；

2、所用的AD其自身接收信号的带宽要大于等于输入宽带信号的瞬时带宽；

3、所用的多ADC通道之间对输入相同的信号有严格的一致性，不存在失配误差或该误差已被其他算法校正；

4、M个通道的采样数据的有严格的同步性，不存在因时钟或复位不同步而造成的采样时刻不匹配问题，或该同步问题已被其他算法解决。

下面以具体例子来阐述本发明具体的实施过程。其指标要求需满足：

①宽带信号采集通道数：4；

②系统带宽：2GHz；

③采样率：5GSPS；

④垂直分辨率：12位；

⑤有效位数：≥8.7位@200MHz正弦信号；

为满足其瞬时带宽和垂直分辨率的指标，需选择合适的模数转换器使其单通道采样率达到5GSPS及以上且分辨率大于10位。同时还需针对采集电路信噪比等指标选择能输出高频率且输出抖动足够小的锁相环芯片。最后对于上述采样率下得到的高速数据，需选择满足该速率要求的FPGA对采样数据进行接收、缓存和发送。

本实施例选择的ADC型号为E2V公司的EV10AQ190A，利用四片10位 /5GSPS的ADC搭建一个12位/5GSPS的高精度宽带信号采集系统。根据 EV10AQ190A芯片手册，该款ADC具有如下几个特点：

1、最高实时采样率达5GSPS；

2、采集数据的分辨率为10位；

3、输入带宽3.2GHz；

4、可以对外部偏置进行调整，可调范围-40Δ～+40Δ，共1024级步进；

5、控制方便。ADC具有独立的同步与复位端口，并且提供支持SPI协议的数字接口以配置内部寄存器，实现工作模式切换、ADC增益和偏置调整等功能。

EV10AQ190A内部由4个1.25GSPS采样率的子核构成，需要的采样时钟为 2.5GHz，由其内部锁相环分频为1.25GHz时钟送往子核。本实例需要 EV10AQ190A工作在单通道最大采样率模式下，该模式下ADC采样率为 5GSPS。所提供的偏置控制接口，可以用控制字来调节各通道信号的偏移。

时钟模块可由TI公司的时钟芯片LMK04806B实现。该时钟芯片是双回路 PLL的低噪声时钟抖动消除器，这种双循环结构包括两个高性能锁相环(PLL) 电路，一个低噪声晶体振荡电路，(PLL1)提供了低噪声抖动清除器的功能，以及一个高性能的电压控制振荡器(VCO)，(PLL2)执行时钟产生。LMK04806B 其具有超低的RMS抖动性能和精确的相位调节功能，能输出12路同步的高质量时钟，可以满足多路时钟的要求；输出时钟频率2.5GHz，可以满足所选ADC 的采样时钟要求；时钟抖动为111fs，极低的时钟抖动可以满足系统的要求⑤。

最后对于FPGA的选择，本发明选择的FPGA为Xilinx公司的 XC7K325T，XC7K325T拥有150个HP I/O、350个HR I/O，大量的逻辑资源可满足整个装置的逻辑互联，存储资源Block RAM大小可以满足数据缓存需要，高级资源接口接收速度为1.4Gb/s的数据传输速率，可实现高速串行的ADC 的数据传输。FPGA的数据传输链如图4所示。

在完成上述主要器件的选择和连接后，控制器可通过PCIe接口与FPGA 进行数据交互以完成对整个装置的配置：

A.对锁相环进行寄存器配置

·满足采样率和FPGA接收数据速率要求

B.对ADC进行寄存器配置

·使其工作在单通道5GSPS模式下状态满足指标要求

·对第m个通路设置外部偏置控制字

·配置传输的数据格式，使数据发送端和数据接收端参数相匹配

C.修改FPGA中的逻辑代码和控制器的控制代码来更改整个电路的工作方式。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims

1.一种基于垂直交替的宽带信号高精度采集装置，其特征在于，包括：

对于第m片ADC，其输入进行采样的模拟信号为接收的宽带信号加入偏置电压后的信号，其中m＝0,1…,M-1，Δ为ADC的量化步进，且V_ref为ADC采样的参考电压；

2.根据权利要求1所述的基于垂直交替的宽带信号高精度采集装置，其特征在于，在FPGA内部包括数据接收模块、同步控制模块以及数据重构模块，首先，数据接收模块按照与ADC输出一致的格式对高速的数据流进行解串和速率转换，随后同步控制模块进行数据同步控制保证数据流具有严格的同步性，这一过程完成后，数据重构模块将完成对M路低精度的量化结果的直接数字累加并形成一路高精度的数据流，该数据的分辨率为k'＝k+log₂(M)，最后将重构出的高精度采集结果(数据)输出到后一级的工控机中。