JPH08321753A - 遅延クロック生成回路 - Google Patents
遅延クロック生成回路Info
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- JPH08321753A JPH08321753A JP7128051A JP12805195A JPH08321753A JP H08321753 A JPH08321753 A JP H08321753A JP 7128051 A JP7128051 A JP 7128051A JP 12805195 A JP12805195 A JP 12805195A JP H08321753 A JPH08321753 A JP H08321753A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
Abstract
(57)【要約】
【目的】 基本クロックと等しい周波数を持った複数の
遅延クロックを発生する回路であって、温度上昇などに
よる外乱の影響を防止し、ディジタル化が容易な遅延回
路を提供する。 【構成】 本発明による遅延クロック生成回路は、基本
クロックを順次遅延する縦続接続したｎ段の遅延回路１
１〜１ｎと、その遅延回路のｎ段目の遅延回路１ｎによ
る遅延クロックと基本クロックとの位相を比較する位相
比較回路２１と、位相比較結果に基づいて、ｎ段目の遅
延回路からの遅延クロックと基本クロックとの位相を同
期させる遅延値を発生し、その遅延値によってｎ段の遅
延回路それぞれの遅延量を制御する遅延制御回路３１と
を含む。
遅延クロックを発生する回路であって、温度上昇などに
よる外乱の影響を防止し、ディジタル化が容易な遅延回
路を提供する。 【構成】 本発明による遅延クロック生成回路は、基本
クロックを順次遅延する縦続接続したｎ段の遅延回路１
１〜１ｎと、その遅延回路のｎ段目の遅延回路１ｎによ
る遅延クロックと基本クロックとの位相を比較する位相
比較回路２１と、位相比較結果に基づいて、ｎ段目の遅
延回路からの遅延クロックと基本クロックとの位相を同
期させる遅延値を発生し、その遅延値によってｎ段の遅
延回路それぞれの遅延量を制御する遅延制御回路３１と
を含む。
Description
【０００１】
【産業上の利用分野】本発明は、複数の遅延クロックを
生成するクロック生成回路に関し、特に基本クロックと
同じ周期を有する複数の遅延クロックを生成する回路に
関する。
生成するクロック生成回路に関し、特に基本クロックと
同じ周期を有する複数の遅延クロックを生成する回路に
関する。
【０００２】
【従来の技術】従来、複数の遅延クロックを生成する遅
延クロック生成回路は、画像処理装置においては、画像
データ転送クロックあるいはそれと周期が等しいクロッ
クを遅延する回路として使用される。その遅延クロック
生成回路は、図８に示すように、画像データ転送クロッ
クと遅延回路の遅延時間に依存した同じ遅延値をもつ遅
延回路Ｄ１〜Ｄｎを直列に接続することによって構成さ
れていた（例えば、特開平４ー２８２９５４号公報）。
図８において、入力クロックＣＫｉｎは、画像データ転
送クロックと等しい周期を有し、遅延回路Ｄ１に供給さ
れ、一定時間ずつ順次遅延される。これによって、遅延
回路Ｄ１〜Ｄｎは、一定時間ずつ遅延した複数の遅延ク
ロックＣＫ０〜ＣＫｎを出力する。
延クロック生成回路は、画像処理装置においては、画像
データ転送クロックあるいはそれと周期が等しいクロッ
クを遅延する回路として使用される。その遅延クロック
生成回路は、図８に示すように、画像データ転送クロッ
クと遅延回路の遅延時間に依存した同じ遅延値をもつ遅
延回路Ｄ１〜Ｄｎを直列に接続することによって構成さ
れていた（例えば、特開平４ー２８２９５４号公報）。
図８において、入力クロックＣＫｉｎは、画像データ転
送クロックと等しい周期を有し、遅延回路Ｄ１に供給さ
れ、一定時間ずつ順次遅延される。これによって、遅延
回路Ｄ１〜Ｄｎは、一定時間ずつ遅延した複数の遅延ク
ロックＣＫ０〜ＣＫｎを出力する。
【０００３】また、そのほかの遅延クロック生成回路が
実開平３ー８６３６５号公報に開示されている。その遅
延クロック生成回路は、図９に示すように、画像データ
転送クロックに同期して画像データ転送クロックよりも
高い周波数のクロックを発生するＰＬＬ回路１００と、
ＰＬＬ回路１００からのクロックと画像データ転送クロ
ックとにより一定時間ずつ遅延した複数の遅延クロック
を生成する複数のフリップフロップ回路Ｆ１〜Ｆｎとを
有する。
実開平３ー８６３６５号公報に開示されている。その遅
延クロック生成回路は、図９に示すように、画像データ
転送クロックに同期して画像データ転送クロックよりも
高い周波数のクロックを発生するＰＬＬ回路１００と、
ＰＬＬ回路１００からのクロックと画像データ転送クロ
ックとにより一定時間ずつ遅延した複数の遅延クロック
を生成する複数のフリップフロップ回路Ｆ１〜Ｆｎとを
有する。
【０００４】ＰＬＬ回路１００は、位相比較器１０１
と、ローパスフィルタ１０２と、電圧制御型発振器１０
３と、カウンタ１０４とを有する。電圧制御型発振器１
０３は、画像データ転送クロックより周波数が高いクロ
ックを出力する。カウンタ１０４は、電圧制御型発振器
１０３からのクロックを計数することで画像データ転送
クロックと同じ周期のクロックを発生する。位相比較器
１０１は、画像データ転送クロックとカウンタ１０４か
らのクロックとの位相を比較し、カウンタ回路からのク
ロックが画像データ転送クロックより進むか遅れるかを
表す信号を出力する。その信号はローパスフィルタ１０
２で電圧に変換され、その電圧に応じて、電圧制御型発
振器１０３は、画像データ転送クロックより周波数が高
いクロックを出力するタイミングを、位相比較器１０１
での位相が一致する方向に変化させる。フリップフロッ
プ回路Ｆ１〜Ｆｎは、電圧制御型発振器１０３からのク
ロックによって、画像データ転送クロックをサンプリン
グし、一定時間ずつ遅延した複数の遅延クロックを出力
する。
と、ローパスフィルタ１０２と、電圧制御型発振器１０
３と、カウンタ１０４とを有する。電圧制御型発振器１
０３は、画像データ転送クロックより周波数が高いクロ
ックを出力する。カウンタ１０４は、電圧制御型発振器
１０３からのクロックを計数することで画像データ転送
クロックと同じ周期のクロックを発生する。位相比較器
１０１は、画像データ転送クロックとカウンタ１０４か
らのクロックとの位相を比較し、カウンタ回路からのク
ロックが画像データ転送クロックより進むか遅れるかを
表す信号を出力する。その信号はローパスフィルタ１０
２で電圧に変換され、その電圧に応じて、電圧制御型発
振器１０３は、画像データ転送クロックより周波数が高
いクロックを出力するタイミングを、位相比較器１０１
での位相が一致する方向に変化させる。フリップフロッ
プ回路Ｆ１〜Ｆｎは、電圧制御型発振器１０３からのク
ロックによって、画像データ転送クロックをサンプリン
グし、一定時間ずつ遅延した複数の遅延クロックを出力
する。
【０００５】
【発明が解決しようとする課題】図８の遅延クロック生
成回路は、ｎ個の遅延クロックを生成するために遅延回
路をｎ段直列に接続しているが、温度変化及び電圧変化
の外乱により、遅延回路が一定の遅延を得ることができ
ず、常に安定した遅延クロックを生成することが困難で
あるという欠点がある。
成回路は、ｎ個の遅延クロックを生成するために遅延回
路をｎ段直列に接続しているが、温度変化及び電圧変化
の外乱により、遅延回路が一定の遅延を得ることができ
ず、常に安定した遅延クロックを生成することが困難で
あるという欠点がある。
【０００６】また、図９の遅延クロック生成回路は、Ｐ
ＬＬ回路を用いて外乱の影響を抑え、常に安定した遅延
クロックを生成するが、電圧制御型発振器を使用するの
で、ディジタル回路のみのゲートアレイ化が困難であ
り、電源も２系統必要とするため、コストを抑えること
ができない問題がある。
ＬＬ回路を用いて外乱の影響を抑え、常に安定した遅延
クロックを生成するが、電圧制御型発振器を使用するの
で、ディジタル回路のみのゲートアレイ化が困難であ
り、電源も２系統必要とするため、コストを抑えること
ができない問題がある。
【０００７】本発明の目的は、安定した複数の遅延クロ
ックを生成し、且つディジタル化が容易な遅延クロック
生成回路を提供することにある。
ックを生成し、且つディジタル化が容易な遅延クロック
生成回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明によれば、基本ク
ロックを順次遅延する縦続接続したｎ（ｎは２以上の整
数）段の遅延回路と、その遅延回路のｎ段目の遅延回路
による遅延クロックと基本クロックとの位相を比較する
位相比較回路と、位相比較結果に基づいて、ｎ段目の遅
延回路からの遅延クロックと基本クロックとの位相を同
期させる遅延値を発生し、その遅延値によってｎ段の遅
延回路それぞれの遅延量を制御する遅延制御回路とを含
む遅延クロック生成回路が得られる。
ロックを順次遅延する縦続接続したｎ（ｎは２以上の整
数）段の遅延回路と、その遅延回路のｎ段目の遅延回路
による遅延クロックと基本クロックとの位相を比較する
位相比較回路と、位相比較結果に基づいて、ｎ段目の遅
延回路からの遅延クロックと基本クロックとの位相を同
期させる遅延値を発生し、その遅延値によってｎ段の遅
延回路それぞれの遅延量を制御する遅延制御回路とを含
む遅延クロック生成回路が得られる。
【０００９】具体的には、位相比較回路は、ｎ段目の遅
延回路からの遅延クロックと基本クロックとの位相を比
較し、ｎ段目の遅延回路からの遅延クロックが基本クロ
ックより位相が進んでいるか遅れているかを表す２値信
号の位相比較結果を出力する。ｎ段目の遅延回路からの
遅延クロックが基本クロックより位相が進んでいる場
合、遅延制御回路は、ｎ段の遅延回路の遅延量を大きく
するための遅延値を発生し、ｎ段目の遅延回路からの遅
延クロックが基本クロックより位相が遅れている場合、
遅延制御回路は、ｎ段の遅延回路の遅延の大きさを小さ
くするための遅延値を発生し、それぞれの遅延値によっ
てｎ段目の遅延回路からの遅延クロックが基本クロック
の位相に同期するように制御する。この制御により、基
本クロック毎に１段目の遅延回路からあるいはｎ段目の
遅延回路から順に遅延値を変化させることで、各遅延回
路でほぼ均等な遅延量が設定される。
延回路からの遅延クロックと基本クロックとの位相を比
較し、ｎ段目の遅延回路からの遅延クロックが基本クロ
ックより位相が進んでいるか遅れているかを表す２値信
号の位相比較結果を出力する。ｎ段目の遅延回路からの
遅延クロックが基本クロックより位相が進んでいる場
合、遅延制御回路は、ｎ段の遅延回路の遅延量を大きく
するための遅延値を発生し、ｎ段目の遅延回路からの遅
延クロックが基本クロックより位相が遅れている場合、
遅延制御回路は、ｎ段の遅延回路の遅延の大きさを小さ
くするための遅延値を発生し、それぞれの遅延値によっ
てｎ段目の遅延回路からの遅延クロックが基本クロック
の位相に同期するように制御する。この制御により、基
本クロック毎に１段目の遅延回路からあるいはｎ段目の
遅延回路から順に遅延値を変化させることで、各遅延回
路でほぼ均等な遅延量が設定される。
【００１０】請求項５の発明によれば、ｎ段の遅延回路
のそれぞれは、遅延を生じる縦続接続した複数段のディ
ジタル素子を有し、ディジタル素子の縦続接続数が遅延
制御回路からの前記遅延値によって決定される。これに
より、ｎ段の各遅延回路での遅延量が簡単なハードウェ
アで設定される。
のそれぞれは、遅延を生じる縦続接続した複数段のディ
ジタル素子を有し、ディジタル素子の縦続接続数が遅延
制御回路からの前記遅延値によって決定される。これに
より、ｎ段の各遅延回路での遅延量が簡単なハードウェ
アで設定される。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１２】図１は本発明の実施例の遅延クロック生成
回路を示すブロック図である。図において、遅延回路１
１は、画像データ転送クロックに同期した基本クロック
を遅延して遅延クロックＫ１を出力する。遅延回路１２
〜１ｎはそれぞれ前段の遅延回路の出力クロックを遅延
して遅延クロックＫ２〜Ｋｎを出力する。遅延回路１１
〜１ｎはそれぞれ同じ回路構成を有する。各遅延回路の
遅延の大きさ（遅延量）は、遅延制御回路３１から出力
されディジタル値で表される遅延値によって決定され
る。
回路を示すブロック図である。図において、遅延回路１
１は、画像データ転送クロックに同期した基本クロック
を遅延して遅延クロックＫ１を出力する。遅延回路１２
〜１ｎはそれぞれ前段の遅延回路の出力クロックを遅延
して遅延クロックＫ２〜Ｋｎを出力する。遅延回路１１
〜１ｎはそれぞれ同じ回路構成を有する。各遅延回路の
遅延の大きさ（遅延量）は、遅延制御回路３１から出力
されディジタル値で表される遅延値によって決定され
る。
【００１３】位相比較回路２１は、ｎ段目の遅延回路１
ｎからの遅延クロックＫｎと基本クロックとの位相を比
較し、遅延クロックＫｎが基本クロックより位相が進ん
でいるか遅れているかを表す２値信号を出力する。
ｎからの遅延クロックＫｎと基本クロックとの位相を比
較し、遅延クロックＫｎが基本クロックより位相が進ん
でいるか遅れているかを表す２値信号を出力する。
【００１４】遅延クロックＫｎが基本クロックより位相
が進んでいる場合、遅延制御回路３１は、遅延回路１１
〜１ｎの遅延の大きさを大きくするための遅延値を遅延
回路１１〜１ｎそれぞれに供給する。また、遅延制御回
路３１は、遅延クロックＫｎが基本クロックより位相が
遅れている場合、遅延回路１１〜１ｎの遅延の大きさを
小さくするための遅延値を遅延回路１１〜１ｎに供給す
る。これによって、最終段の遅延回路１ｎからの遅延ク
ロックＫｎが基本クロックの位相に同期するように制御
される。
が進んでいる場合、遅延制御回路３１は、遅延回路１１
〜１ｎの遅延の大きさを大きくするための遅延値を遅延
回路１１〜１ｎそれぞれに供給する。また、遅延制御回
路３１は、遅延クロックＫｎが基本クロックより位相が
遅れている場合、遅延回路１１〜１ｎの遅延の大きさを
小さくするための遅延値を遅延回路１１〜１ｎに供給す
る。これによって、最終段の遅延回路１ｎからの遅延ク
ロックＫｎが基本クロックの位相に同期するように制御
される。
【００１５】遅延制御回路３１による遅延回路１１〜１
ｎの遅延の制御は、均等に行われる。例えば、遅延制御
回路３１は、遅延回路１１にだけ一度に大きな遅延量の
変化を与えるのではなく、基本クロック毎に遅延回路１
１から後段へ、あるいは遅延回路１ｎから前段へ順に少
しづつ遅延量を変化させる。これによって、図５に示す
ように、基本クロックから遅延クロックＫｎまでの間の
各遅延クロックにほぼ同じ大きさの遅延が与えられる。
すなわち、基本クロック周期の１／ｎの遅延量が各遅延
クロックに与えられる。
ｎの遅延の制御は、均等に行われる。例えば、遅延制御
回路３１は、遅延回路１１にだけ一度に大きな遅延量の
変化を与えるのではなく、基本クロック毎に遅延回路１
１から後段へ、あるいは遅延回路１ｎから前段へ順に少
しづつ遅延量を変化させる。これによって、図５に示す
ように、基本クロックから遅延クロックＫｎまでの間の
各遅延クロックにほぼ同じ大きさの遅延が与えられる。
すなわち、基本クロック周期の１／ｎの遅延量が各遅延
クロックに与えられる。
【００１６】次に図１の遅延クロック生成回路の各回路
要素の詳細について説明する。図２は遅延回路１ｎの詳
細回路図である。遅延回路１１から１ｎ−１もそれぞれ
図２と同じ構成である。
要素の詳細について説明する。図２は遅延回路１ｎの詳
細回路図である。遅延回路１１から１ｎ−１もそれぞれ
図２と同じ構成である。
【００１７】図２において、遅延素子８１は、遅延制御
回路３１からの遅延値１〜ｍと前段の遅延回路からの遅
延クロックの遷移が同時であるため、前段からの遅延ク
ロックに遅延を与え、セレクタ９０〜９ｍの出力を安定
させる。各遅延値１〜ｍは、１ビットのディジタルデー
タである。言い替えれば、遅延回路１ｎには遅延制御回
路３１からｍビットの遅延値が供給される。セレクタ９
１〜９ｍの入力Ａに前段のセレクタの出力が供給され、
入力Ｂに遅延素子８１の出力が供給され、セレクト入力
Ｓに遅延値が供給される。そして、セレクタ９０〜９ｍ
はそれぞれ、セレクト入力Ｓがハイレベルの場合、入力
Ａを、また、セレクト入力Ｓがローレベルの場合、入力
Ｂを選択する。セレクタ９０だけは、常に遅延素子８１
の出力を選択する。したがって、遅延値が「１」の場
合、セレクタ９１〜９ｍは入力Ａを、遅延値が「０」の
場合、入力Ｂを選択する。遅延回路１ｎの遅延クロック
は、最終段のセレクタ９ｍから出力される。なお、ここ
では、入力Ａを選択することをセレクタを有効にする、
Ｂを選択することを無効にすると称する。セレクタ９ｍ
のみが有効の場合、遅延回路１ｎの遅延量が最小で、セ
レクタ９１〜９ｍの全てが有効の場合、遅延量が最大に
なる。
回路３１からの遅延値１〜ｍと前段の遅延回路からの遅
延クロックの遷移が同時であるため、前段からの遅延ク
ロックに遅延を与え、セレクタ９０〜９ｍの出力を安定
させる。各遅延値１〜ｍは、１ビットのディジタルデー
タである。言い替えれば、遅延回路１ｎには遅延制御回
路３１からｍビットの遅延値が供給される。セレクタ９
１〜９ｍの入力Ａに前段のセレクタの出力が供給され、
入力Ｂに遅延素子８１の出力が供給され、セレクト入力
Ｓに遅延値が供給される。そして、セレクタ９０〜９ｍ
はそれぞれ、セレクト入力Ｓがハイレベルの場合、入力
Ａを、また、セレクト入力Ｓがローレベルの場合、入力
Ｂを選択する。セレクタ９０だけは、常に遅延素子８１
の出力を選択する。したがって、遅延値が「１」の場
合、セレクタ９１〜９ｍは入力Ａを、遅延値が「０」の
場合、入力Ｂを選択する。遅延回路１ｎの遅延クロック
は、最終段のセレクタ９ｍから出力される。なお、ここ
では、入力Ａを選択することをセレクタを有効にする、
Ｂを選択することを無効にすると称する。セレクタ９ｍ
のみが有効の場合、遅延回路１ｎの遅延量が最小で、セ
レクタ９１〜９ｍの全てが有効の場合、遅延量が最大に
なる。
【００１８】以上の構成により、遅延回路１１〜１ｎ
は、それぞれ前段の遅延回路からの遅延クロックに対し
て、遅延値１〜ｍに応じて選択されたセレクタの数（遅
延値「１」が与えられたセレクタの数）だけの遅延を与
えた遅延クロックを出力する。したがって、図５に示す
ような遅延クロックＫ１〜Ｋｎが発生する。
は、それぞれ前段の遅延回路からの遅延クロックに対し
て、遅延値１〜ｍに応じて選択されたセレクタの数（遅
延値「１」が与えられたセレクタの数）だけの遅延を与
えた遅延クロックを出力する。したがって、図５に示す
ような遅延クロックＫ１〜Ｋｎが発生する。
【００１９】図３は位相比較回路２１の詳細回路図、図
６はその動作を示すタイミングチャートである。これら
図において、フリップフロップ４１は、遅延クロックＫ
ｎでセット、遅延クロックＫ１とＫ２の微分信号でリセ
ットされ、遅延クロックＫｎの立ち上がりから遅延クロ
ックＫ１の立ち上がりまでハイレベルの信号を出力す
る。リセットのタイミングは、ゲート回路５１によって
形成される。フリップフロップ４２は、フリップフロッ
プ４１の出力Ｑを基本クロックでサンプリングし、位相
比較結果として出力する。したがって、遅延クロックＫ
ｎの位相が基本クロックの位相より進んでいる場合、位
相比較結果はハイレベルになり、遅延クロックＫｎの位
相が基本クロックの位相より遅れている場合、位相比較
結果はローレベルになる。
６はその動作を示すタイミングチャートである。これら
図において、フリップフロップ４１は、遅延クロックＫ
ｎでセット、遅延クロックＫ１とＫ２の微分信号でリセ
ットされ、遅延クロックＫｎの立ち上がりから遅延クロ
ックＫ１の立ち上がりまでハイレベルの信号を出力す
る。リセットのタイミングは、ゲート回路５１によって
形成される。フリップフロップ４２は、フリップフロッ
プ４１の出力Ｑを基本クロックでサンプリングし、位相
比較結果として出力する。したがって、遅延クロックＫ
ｎの位相が基本クロックの位相より進んでいる場合、位
相比較結果はハイレベルになり、遅延クロックＫｎの位
相が基本クロックの位相より遅れている場合、位相比較
結果はローレベルになる。
【００２０】図４は遅延制御回路３１の詳細回路図であ
る。カウンタ回路６１は、基本クロックを計数し、位相
比較回路２１からの位相比較結果がハイレベルの場合、
アップカウント、ローレベルの場合、ダウンカウントを
実行する。図７は、ｍ＝３，ｎ＝４の場合のカウンタ回
路６１のカウント値を表す表である。図７の場合、カウ
ント値は３ビットで、図１の遅延回路の段数は４段とな
る。１段目のカウント値は、１段目の遅延回路１１に対
する遅延値、２段目のカウント値は、２段目の遅延回路
１２に対する遅延値、３段目のカウント値は、３段目の
遅延回路１３に対する遅延値、４段目のカウント値は、
４段目の遅延回路１４に対する遅延値として利用され
る。
る。カウンタ回路６１は、基本クロックを計数し、位相
比較回路２１からの位相比較結果がハイレベルの場合、
アップカウント、ローレベルの場合、ダウンカウントを
実行する。図７は、ｍ＝３，ｎ＝４の場合のカウンタ回
路６１のカウント値を表す表である。図７の場合、カウ
ント値は３ビットで、図１の遅延回路の段数は４段とな
る。１段目のカウント値は、１段目の遅延回路１１に対
する遅延値、２段目のカウント値は、２段目の遅延回路
１２に対する遅延値、３段目のカウント値は、３段目の
遅延回路１３に対する遅延値、４段目のカウント値は、
４段目の遅延回路１４に対する遅延値として利用され
る。
【００２１】アップカウントの場合、カウンタ回路６１
において一回のカウントでカウントアップするのは各段
のカウンタ値の何れか一つである。１段目のカウント値
がカウントアップした次には２段目のカウント値がカウ
ントアップし、２段目のカウント値がカウントアップし
た次には３段目のカウント値がカウントアップする。こ
のような動作は、位相比較結果がハイレベルの状態であ
る限り継続し、ｎ段目のカウント値がカウントアップし
てもなおカウントアップ状態であれば、再び１段目のカ
ウント値がカウントアップする動作から繰り返す。各段
のカウント値は、１回のカウントで図２のセレクタが下
から順次有効になるようにカウントアップする。これに
よって、１回のカウントアップでセレクタ１つ分の遅延
が遅延クロックに加えられる。
において一回のカウントでカウントアップするのは各段
のカウンタ値の何れか一つである。１段目のカウント値
がカウントアップした次には２段目のカウント値がカウ
ントアップし、２段目のカウント値がカウントアップし
た次には３段目のカウント値がカウントアップする。こ
のような動作は、位相比較結果がハイレベルの状態であ
る限り継続し、ｎ段目のカウント値がカウントアップし
てもなおカウントアップ状態であれば、再び１段目のカ
ウント値がカウントアップする動作から繰り返す。各段
のカウント値は、１回のカウントで図２のセレクタが下
から順次有効になるようにカウントアップする。これに
よって、１回のカウントアップでセレクタ１つ分の遅延
が遅延クロックに加えられる。
【００２２】ダウンカウントの場合、カウンタ回路６１
において一回のカウントでカウントダウンするのは各段
のカウンタ値の何れか一つである。ｎ段目のカウント値
がカウントダウンした次にはｎ−１段目のカウント値が
カウントダウンし、ｎ−１段目のカウント値がカウント
ダウンした次にはｎ−２段目のカウント値がカウントダ
ウンする。このような動作は、位相比較結果がハイレベ
ルの状態である限り継続し、１段目のカウント値がカウ
ントダウンしてもなおカウントダウン状態であれば、ｎ
段目のカウント値がカウントダウンする動作から繰り返
す。各段のカウント値は、１回のカウントで図２のセレ
クタが上から順次無効になるようにカウントダウンす
る。これによって、１回のカウントダウンでセレクタ１
つ分の遅延が遅延クロックから減らされる。
において一回のカウントでカウントダウンするのは各段
のカウンタ値の何れか一つである。ｎ段目のカウント値
がカウントダウンした次にはｎ−１段目のカウント値が
カウントダウンし、ｎ−１段目のカウント値がカウント
ダウンした次にはｎ−２段目のカウント値がカウントダ
ウンする。このような動作は、位相比較結果がハイレベ
ルの状態である限り継続し、１段目のカウント値がカウ
ントダウンしてもなおカウントダウン状態であれば、ｎ
段目のカウント値がカウントダウンする動作から繰り返
す。各段のカウント値は、１回のカウントで図２のセレ
クタが上から順次無効になるようにカウントダウンす
る。これによって、１回のカウントダウンでセレクタ１
つ分の遅延が遅延クロックから減らされる。
【００２３】ラッチ７２〜７ｎは、図１の前段の遅延回
路からの遅延クロックと遅延値の遷移を同期させる役目
を果たす。この結果、基本クロックと遅延クロックＫｎ
の位相が等しくなり、基本クロックから基本クロックサ
イクルの１／ｎずつ遅延した遅延クロックＫ１〜Ｋｎが
生成される。
路からの遅延クロックと遅延値の遷移を同期させる役目
を果たす。この結果、基本クロックと遅延クロックＫｎ
の位相が等しくなり、基本クロックから基本クロックサ
イクルの１／ｎずつ遅延した遅延クロックＫ１〜Ｋｎが
生成される。
【００２４】
【発明の効果】以上説明したように、本発明の遅延クロ
ック生成回路は、位相比較回路がｎ段目の遅延回路によ
る遅延クロックと基本クロックとの位相を比較し、位相
比較結果に基づいて、遅延制御回路は、ｎ段目の遅延回
路からの遅延クロックと基本クロックとの位相を同期さ
せる遅延値を発生し各遅延回路の遅延量を設定するの
で、外乱の影響を抑え、常に一定の遅延を与える遅延回
路が実現される。また、遅延値は各遅延回路の遅延量に
直接結びつくディジタル値で表現できるので、全ての回
路をディジタル回路のみで構成することができる。
ック生成回路は、位相比較回路がｎ段目の遅延回路によ
る遅延クロックと基本クロックとの位相を比較し、位相
比較結果に基づいて、遅延制御回路は、ｎ段目の遅延回
路からの遅延クロックと基本クロックとの位相を同期さ
せる遅延値を発生し各遅延回路の遅延量を設定するの
で、外乱の影響を抑え、常に一定の遅延を与える遅延回
路が実現される。また、遅延値は各遅延回路の遅延量に
直接結びつくディジタル値で表現できるので、全ての回
路をディジタル回路のみで構成することができる。
【図１】本発明の実施例における遅延クロック生成回路
を示すブロック図である。
を示すブロック図である。
【図２】図１の遅延クロック生成回路の遅延回路の詳細
回路図である。
回路図である。
【図３】図１の遅延クロック生成回路の位相比較回路の
詳細回路図である。
詳細回路図である。
【図４】図１の遅延クロック生成回路の遅延制御回路の
詳細回路図である。
詳細回路図である。
【図５】図１の遅延クロック制御回路の遅延回路からの
遅延クロックを示すタイミングチャートである。
遅延クロックを示すタイミングチャートである。
【図６】図３の位相比較回路の動作を示すタイミングチ
ャートである。
ャートである。
【図７】図４の遅延制御回路のカウンタ回路のカウント
値を示す表である。
値を示す表である。
【図８】従来の遅延クロック生成回路を示す回路図であ
る。
る。
【図９】従来の別の遅延クロック生成回路を示す回路図
である。
である。
１１〜１ｎ 遅延回路 ２１ 位相比較回路 ３１ 遅延制御回路
Claims (5)
- 【請求項１】 基本クロックを順次遅延する縦続接続し
たｎ（ｎは２以上の整数）段の遅延回路と、ｎ段目の前
記遅延回路による遅延クロックと前記基本クロックとの
位相を比較する位相比較回路と、位相比較結果に基づい
て、ｎ段目の前記遅延回路からの遅延クロックと前記基
本クロックとの位相を同期させる遅延値を発生し、前記
遅延値によって前記ｎ段の遅延回路それぞれの遅延量を
制御する遅延制御回路とを含む遅延クロック生成回路。 - 【請求項２】 前記位相比較回路は、ｎ段目の前記遅延
回路からの遅延クロックと前記基本クロックとの位相を
比較し、ｎ段目の前記遅延回路からの遅延クロックが前
記基本クロックより位相が進んでいるか遅れているかを
表す２値信号の位相比較結果を出力することを特徴とす
る請求項１に記載された遅延クロック生成回路。 - 【請求項３】 ｎ段目の前記遅延回路からの遅延クロッ
クが前記基本クロックより位相が進んでいる場合、前記
遅延制御回路は、前記ｎ段の遅延回路の遅延量を大きく
するための遅延値を発生し、ｎ段目の前記遅延回路から
の遅延クロックが前記基本クロックより位相が遅れてい
る場合、前記遅延制御回路は、前記ｎ段の遅延回路の遅
延の大きさを小さくするための遅延値を発生し、それぞ
れの遅延値によってｎ段目の前記遅延回路からの遅延ク
ロックが基本クロックの位相に同期するように制御する
ことを特徴とする請求項２に記載された遅延クロック生
成回路。 - 【請求項４】 前記遅延制御回路は、前記基本クロック
毎に１段目の前記遅延回路から後段へ、あるいはｎ段目
の前記遅延回路から前段へ順に前記遅延値を変化させる
ことを特徴とする請求項３に記載された遅延クロック生
成回路。 - 【請求項５】 前記ｎ段の遅延回路のそれぞれは、遅延
を生じる縦続接続した複数段のディジタル素子を有し、
前記ディジタル素子の縦続接続数が前記遅延制御回路か
らの前記遅延値によって決定されることを特徴とする請
求項１に記載された遅延クロック生成回路。
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|---|---|---|---|
| JP12805195A JP3169794B2 (ja) | 1995-05-26 | 1995-05-26 | 遅延クロック生成回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12805195A JP3169794B2 (ja) | 1995-05-26 | 1995-05-26 | 遅延クロック生成回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH08321753A true JPH08321753A (ja) | 1996-12-03 |
| JP3169794B2 JP3169794B2 (ja) | 2001-05-28 |
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ID=14975289
Family Applications (1)
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|---|---|---|---|
| JP12805195A Expired - Fee Related JP3169794B2 (ja) | 1995-05-26 | 1995-05-26 | 遅延クロック生成回路 |
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- 1996-05-20 US US08/650,635 patent/US5764092A/en not_active Expired - Lifetime
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