JP5893958B2 - 半導体装置、及び電子機器 - Google Patents
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Description
図1は、本発明の実施形態における半導体装置の構成図である。この半導体装置は、図1に示すように、所定周波数の入力クロック信号CLK−Iを入力して同一周波数のN本のクロック信号CLK1〜CLKNを出力する装置であり、以下の構成を採用している。
本実施形態では、図1に示すように、出力IO毎にバイパスコンデンサ3_1,3_2,…,3_Nを近接配置するようにしている(後述する)。バイパスコンデンサ3_1の具体的な配置例を図2に示す。図2において、14はP型MOSのFETであり、15はN型MOSのFETである。FET14のゲートとFET15のゲートとが接続され、FET14のドレインとFET15のドレインとが接続されている。FET14のソースは電源ライン(Vddライン)L1に接続され、FET15のソースはGNDライン(Vssライン)L2に接続されている。FET14とFET15とでインバータを構成している。バイパスコンデンサ3_1の第1端は電源ラインL1に接続され、バイパスコンデンサ3_1の第2端はGNDラインL2に接続されている。バイパスコンデンサ3_1の容量は任意に設定することが可能である。その他のバイパスコンデンサ3_2,…,3_Nについても同様である。
以下、このような半導体装置がクロック信号を遅延させる際の動作を詳しく説明する。
次に、遅延時間の決定方法について説明する。ディレーゲート1個当りの遅延時間は、N本のクロック信号CLK1〜CLKNを出力する場合、入力クロック信号CLK−Iの1/2N周期とするのが好ましい。すなわち、1段目のクロック信号CLK1の遅延時間を0として、2段目以降のクロック信号CLK2〜CLKNをそれぞれ入力クロック信号CLK−Iの1/2N周期ずつ遅延させる。以下、この点を図3に従って詳しく説明する。
次に、シミュレーションの結果を説明する。ここでは、電源への負荷を最も低減させる遅延時間を調べるため、図4及び図5に示す回路を用いてシミュレーションを行った。すなわち、図4に示すように、同一周波数(100MHz)の5本の正転クロック信号out1〜5と反転クロック信号out1b〜5bを出力し、外部電源でIO電源を全てまかなう場合を例示している。遅延部1としては、図4の左側に示すように、縦に5段に配置した理想電源を用いる。図5に示す回路が各オペアンプ2_1,2_2,…,2_Nに相当し、同図の右上にあるC3がバイパスコンデンサ3_1,3_2,…,3_Nに相当することになる。
図17は、遅延時間の別の決定方法を示す図である。ここでは、図17(a)に示すように、クロックIC(本半導体装置)20が入力クロック信号CLK−INをクロック信号CLK_OUTとして出力し、このクロック信号CLK_OUTが駆動すべきデバイス30に入力されている様子を示している。この場合、クロックIC20とデバイス30との間にはPCB(Printed Circuit Board)パターン等の寄生コンデンサC1があり、また、デバイス30にはゲート容量C2もある。そのため、図17(b)のT1に示すように、Vddから寄生コンデンサC1等への充電のため、電源への負荷が大きくなる。この傾向は、同図に点線で示すように、寄生コンデンサC1等が大きくなるほど顕著である。そこで、クロック信号CLK_OUTがローレベルからハイレベル(またはハイレベルからローレベル)に変動する時間T1分、遅延時間を与えればよい。例えば、図17(c)は、100MHz(=10nsec周期)の3本のクロック信号CLK_1〜3を出力する場合を示している。この場合、クロック信号CLK_1〜3がローレベルからハイレベルに変動する時間は1nsecであるため、1nsecずつクロック信号CLK_1〜3を遅延させればよい。このように、クロック信号の立ち上がり時間、立ち下り時間による影響を考慮して遅延時間を決定することも可能である。
図18は、本発明の実施形態におけるバイパスコンデンサの別の配置例を示す図である。出力IO毎にバイパスコンデンサ3_1,3_2,…,3_Nを近接配置する点は、図2を用いて説明した通りである。図2ではインバータを用いた構成を例示したが、図18ではオペアンプ2_1を用いた構成を例示している。オペアンプ2_1の第1端は電源ラインL1に接続され、オペアンプ2_1の第2端はGNDラインL2に接続されている。オペアンプ2_1の後段にはIO部4_1が設けられ、さらにPAD5_1を介して他のデバイスが接続されている。バイパスコンデンサ3_1の第1端は電源ラインL1に接続され、バイパスコンデンサ3_1の第2端はGNDラインL2に接続されている。ここでは、バイパスコンデンサ3_1に着目して説明しているが、もちろん、その他のバイパスコンデンサ3_2,…,3_Nについても同様である。このようなバイパスコンデンサの詳細な配置例を図19に示す。もちろん、図19中の符号は図18中の符号に対応している。
図20は、本発明の実施形態における半導体装置の適用例を示す図である。具体的には、図20(a)は、PC(パーソナルコンピュータ)31の本体の模式的正面図である。図20(b)は、PC31の本体の模式的背面図である。図20(c)は、PC31の本体側面部の筐体を取り外した状態の模式的斜視図である。図20(d)は、PC31の本体に搭載されているマザーボード32の模式的平面図である。
CLK−I 入力クロック信号
1 遅延部
1_1,1_2,…,1_N−1 ディレーゲート
2_1,2_2,…,2_N 出力IO(オペアンプ)
3_1,3_2,…,3_N バイパスコンデンサ
4_1,4_2,…,4_N 出力IO(IO部)
11 レギュレータ
12 外部パスコン
13 バッファ
31 パーソナルコンピュータ
50 カーナビゲーションシステム
Claims (12)
- 所定周波数の入力クロック信号に対して所定の遅延時間を与え、前記入力クロック信号と同一周波数の複数の中間クロック信号を出力する遅延部と、
前記遅延部によって遅延された前記複数の中間クロック信号に応じて遅延して動作し、複数の遅延クロック信号をそれぞれ出力する複数の出力IOと、
前記複数の出力IOの電源ラインへ共通にそれぞれ前記複数の出力IOを動作させるための電力を供給する共通電源と、
前記複数の出力IOの電源ラインとグラウンドライン間にそれぞれ接続され、前記複数の中間クロック信号に応じて遅延して動作する前記複数の出力IOをそれぞれ独立にバイパスする複数のバイパスコンデンサと、を有し、
前記共通電源への負荷を低減させることを特徴とする半導体装置。 - 前記出力IOは、極性を反転させた2つの差動クロックペアを出力するオペアンプを備えることを特徴とする請求項1記載の半導体装置。
- 前記出力IOは、前記クロック信号をシングル出力するインバータを備えることを特徴とする請求項1記載の半導体装置。
- 前記遅延部は、前記複数の中間クロック信号の数をNとした場合、それぞれの中間クロック信号を前記入力クロック信号の1/2N周期ずつ遅延させることを特徴とする請求項1記載の半導体装置。
- 前記遅延部は、前記複数の中間クロック信号の数をNとした場合、遅延時間が同一のN−1個の遅延素子をカスケード状に接続して構成することで、N本のクロック信号に対して所定の遅延時間を与えることを特徴とする請求項1記載の半導体装置。
- 前記遅延部は、前記複数の中間クロック信号の数をNとした場合、遅延時間が異なるディレーゲートを並列的に設けることで、N本のクロック信号に対して所定の遅延時間を与えることを特徴とする請求項1記載の半導体装置。
- 前記遅延部は、前記出力IOから出力されるクロック信号がローレベルからハイレベルまたはハイレベルからローレベルに変動する時間分、遅延時間を与えることを特徴とする請求項1記載の半導体装置。
- 更に、前記出力IO毎に前記バイパスコンデンサを近接配置することを特徴とする請求項1記載の半導体装置。
- 前記出力IOと前記バイパスコンデンサとの間における抵抗値が小さいことを特徴とする請求項1記載の半導体装置。
- 請求項1〜9のいずれか1項に記載の半導体装置を備えることを特徴とする電子機器。
- 前記電子機器は、パーソナルコンピュータであることを特徴とする請求項10記載の電子機器。
- 前記電子機器は、カーナビゲーションシステムであることを特徴とする請求項11記載の電子機器。
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