TWI492554B - 訊號傳輸系統與訊號傳輸電路 - Google Patents
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Classifications
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- H04B5/24—
-
- H04B5/72—
Description
本發明是有關於一種電子電路，且特別是有關於一種訊號傳輸系統與訊號傳輸電路。
隨著電子產品的微小化與成本的降低，IC晶片微小化與堆疊封裝立體化，已經成為未來半導體技術發展之重要方向。對於目前三維積體電路中的訊號傳遞來說，非接觸式的電容耦合(Capacitive-coupling)與電感耦合(Inductive-coupling)等信號傳遞技術已逐漸普及。
電容耦合或電感耦合主要是透過交流耦合互連(AC coupled interconnect,ACCI)來進行，其在高頻傳輸之情況下並不需要直流電氣成份的連接，只要一個良好的交流聯繫就可完成信號傳輸。其中，電容耦合互連是一個晶片對晶片的無線連結技術，此技術利用電容耦合從一個晶片到鄰近晶片來傳遞訊號。此外，電容式耦合晶片具有電路簡單，且所需的耦合電容面積小之優
點，相當適合應用在多個晶片之間的整合。
然而，對於交流耦合互連而言，其封裝上的電路設計非常重要。特別是，交流耦合互連的電路和傳輸方式與傳送訊號的回復準確度有關，因此，如何提升I/O訊號在傳遞與接收過程中的完整性，實為本領域技術人員致力研究的課題之一。
本發明提供一種訊號傳輸系統與訊號傳輸電路，可有效提升在晶片間傳輸之訊號的完整性。
本發明提供一種訊號傳輸系統，此訊號傳輸系統包括第一晶片與第二晶片。第一晶片包括傳輸模組、第一傳輸單元及第二傳輸單元。傳輸模組用以接收輸入訊號，並且反應於輸入訊號的波形而產生上升脈衝訊號與下降脈衝訊號。上升脈衝訊號對應於輸入訊號的上升緣，並且下降脈衝訊號對應於輸入訊號的下降緣。第一傳輸單元耦接傳輸模組，並且設置於第一晶片之表面。第一傳輸單元用以傳輸上升脈衝訊號。第二傳輸單元耦接傳輸模組，並且設置於第一晶片之表面。第二傳輸單元用以傳輸下降脈衝訊號。第二晶片相對第一晶片設置，並且第二晶片包括第一接收單元、第二接收單元及接收模組。第一接收單元對應於第一傳輸單元設置於第二晶片之表面，並且用以接收上升脈衝訊號。第二接收單元對應第二傳輸單元設置於第二晶片之表面，並且用以接收下降脈衝訊號。接收模組耦接第一接收單元與第二接收單
元，並且用以根據上升脈衝訊號與下降脈衝訊號輸出回復信號。
本發明另提供一種訊號傳輸電路，此訊號傳輸電路設置於一晶片，此訊號傳輸電路包括傳輸模組、第一傳輸單元及第二傳輸單元。傳輸模組用以接收輸入訊號，並且反應於輸入訊號的波形而產生上升脈衝訊號與下降脈衝訊號。上升脈衝訊號對應於輸入訊號的上升緣，並且下降脈衝訊號對應於輸入訊號的下降緣。第一傳輸單元耦接傳輸模組，並且設置於第一晶片之表面。第一傳輸單元用以傳輸上升脈衝訊號。第二傳輸單元耦接傳輸模組，並且設置於第一晶片之表面。第二傳輸單元用以傳輸下降脈衝訊號。
基於上述，本發明提供的訊號傳輸系統與訊號傳輸電路，可由一晶片上的傳輸模組根據輸入訊號的波形產生上升脈衝訊號與下降脈衝訊號，其中上升脈衝訊號對應於輸入訊號的上升緣，並且下降脈衝訊號對應於輸入訊號的下降緣，並將此上升脈衝訊號與下降脈衝訊號無線耦合(couple)至另一晶片。藉此，當設置於另一晶片上的接收模組接收到此上升脈衝訊號與下降脈衝訊號時，其可根據接收到的上升脈衝訊號與下降脈衝訊號產生一回復訊號，從而有效提升在晶片間傳輸之訊號的完整性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、500‧‧‧訊號傳輸系統
10、11、50、51‧‧‧晶片
101、511‧‧‧傳輸模組
102、103、512、513‧‧‧傳輸單元
111、112、501、502‧‧‧接收單元
113、503‧‧‧接收模組
32‧‧‧傳輸緩衝電路
34‧‧‧雙邊緣觸發電路
342、344‧‧‧延遲鏈
3422、3442‧‧‧前延遲單元組
3424、3444‧‧‧後延遲單元組
346、348、4442、4444‧‧‧反及閘單元
36‧‧‧傳輸緩衝電路
42‧‧‧放大電路
44‧‧‧訊號回復電路
442‧‧‧去雜訊電路
4422‧‧‧反或閘單元
4424‧‧‧開關單元
444‧‧‧置位復位閂電路
46‧‧‧接收緩衝電路
AS1、AS2‧‧‧放大訊號
CS‧‧‧檢查訊號
D1~D26、D34~D41‧‧‧延遲單元
D30~D33‧‧‧放大單元
DIS‧‧‧延遲輸入訊號
DS1~DS4‧‧‧延遲訊號
FNS1、FNS2‧‧‧去雜訊訊號
FPS、FPS’‧‧‧下降脈衝訊號
GND‧‧‧接地電壓
I31~I34、I41~I44、I45~I46‧‧‧輸入端
IS、IS’‧‧‧輸入訊號
PCS‧‧‧預檢查訊號
PFPS‧‧‧預下降脈衝訊號
PRPS‧‧‧預上升脈衝訊號
PRS‧‧‧預回復訊號
RPS、RPS’‧‧‧上升脈衝訊號
RS、RS’‧‧‧回復信號
T1
~T4
‧‧‧時間
T1~T6‧‧‧電晶體
VB‧‧‧控制偏壓
VDD‧‧‧工作電壓
圖1為根據本發明之一實施例所繪示的訊號傳輸系統的示意圖。
圖2為根據本發明之一實施例所繪示的輸入訊號、上升脈衝訊號、下降脈衝訊號及回復訊號的波形示意圖。
圖3為根據本發明之一實施例所繪示的傳輸模組的示意圖。
圖4為根據本發明之一實施例所繪示的接收模組的示意圖。
圖5為根據本發明之另一實施例所繪示的訊號傳輸系統的示意圖。
一般來說，由於訊號在無線傳輸的過程中會持續衰減，因此，當接收端接收到來自傳輸端的訊號時，通常需要將所接收到的訊號進行放大。以放大兩個方波為例，若將這兩個方波的訊號強度放大，可能會同時導致這兩個方波的脈寬(pulse width)變寬或使方波與方波之間的寬度或距離變窄。特別是，當這兩個方波的脈寬變寬至一定程度或方波與方波之間的寬度變窄而使得兩個方波發生接觸時，兩個方波產生重疊，此時放大後的訊號嚴重失直。
因此，為了避免上述問題，本發明提出的訊號傳輸系統與訊號傳輸電路並不是直接將欲傳輸之訊號傳輸出去，而是將欲傳輸之訊號分割成兩個脈寬很窄的訊號，其中一個訊號帶有欲傳
輸之訊號的上升緣(rising-edge)資訊，另一個訊號帶有欲傳輸之訊號的下降緣(falling-edge)資訊。藉此，在接收端接收到這兩個訊號時，就可解析出此上升緣資訊與下降緣資訊，並且精確地重建出傳輸端欲傳送給接收端的訊號。
圖1為根據本發明之一實施例所繪示的訊號傳輸系統的示意圖。請參照圖1，訊號傳輸系統100包括晶片10與晶片11。晶片10包括傳輸模組101、傳輸單元102及傳輸單元103。傳輸模組101用以接收輸入訊號IS，並且反應於輸入訊號IS的波形而產生上升脈衝訊號(rising pulse signal)RPS與下降脈衝訊號(falling pulse signal)FPS。其中，上升脈衝訊號RPS會對應於輸入訊號IS的上升緣，並且下降脈衝訊號FPS會對應於輸入訊號IS的下降緣。
傳輸單元102耦接至傳輸模組101，並且用以傳輸上升脈衝訊號RPS。傳輸單元103耦接至傳輸模組101，並且用以傳輸下降脈衝訊號FPS。在本實施例中，傳輸單元102與傳輸單元103例如是金屬電極(electrode)，並且可透過電鍍(electroplating)或黏合(bonding)等手段設置於晶片10之表面。然而，在另一實施例中，傳輸單元102與傳輸單元103也可以是以任何金屬導體(conductor)或非金屬導體來實施。
晶片11相對晶片10設置，並且晶片11包括接收單元111、接收單元112及接收模組113。接收單元111用以自晶片10的傳輸單元102接收上升脈衝訊號RPS，並且傳輸單元112用以自晶片10的接收單元103接收下降脈衝訊號FPS。詳細而言，若
晶片10與晶片11相對設置(例如，晶片的立體封裝或面對面堆疊)，則傳輸單元102會相對於接收單元111設置，並且傳輸單元103會相對於接收單元112設置。接收單元111可以透過無線耦合(couple)方式自傳輸單元102接收訊號，並且接收單元112也可以透過同樣方式自傳輸單元103接收訊號。類似於，傳輸單元102與傳輸單元103，接收單元111與接收單元112例如是金屬電極，並且同樣可透過電鍍或黏合等手段設置於晶片11之表面。然而，在另一實施例中，接收單元111及接收單元112也可以是以任何金屬導體或非金屬導體來實施。
接收模組113耦接至接收單元111與接收單元112，並且用以根據所接收到的上升脈衝訊號RPS與下降脈衝訊號FPS而輸出回復信號RS。也就是說，透過上升脈衝訊號RPS與下降脈衝訊號FPS，接收模組113可以獲得原始的輸入訊號IS的訊號上升與下降之週期與脈寬，進而產生具有與輸入訊號IS的訊號上升與下降之週期與脈寬一致的回復信號RS。
舉例來說，圖2為根據本發明之一實施例所繪示的輸入訊號、上升脈衝訊號、下降脈衝訊號及回復訊號的波形示意圖。特別是，在本實施例中，將以接地電壓GND作為邏輯上的低準位(logic low)，並且以工作電壓VDD(例如，1.8V)作為邏輯上的高準位(logic high)。
請參照圖2，上升脈衝訊號RPS對應於輸入訊號IS的上升緣，並且下降脈衝訊號FPS對應於輸入訊號IS的下降緣。或者，
更詳細來說，在本實施例中，上升脈衝訊號RPS的低準位會對應於輸入訊號IS的上升緣，並且下降脈衝訊號FPS的低準位則會對應於輸入訊號IS的下降緣。相對於輸入訊號IS，接收模組113可以根據上升脈衝訊號RPS之低準位與下降脈衝訊號FPS之低準位，嘗試將輸入訊號IS回復，例如產生回復訊號RS。例如，時間T1與T3為上升脈衝訊號RPS低準位，回復訊號RS邏輯準位做上升緣動作至高準位。時間T2與T4為下降脈衝訊號FPS低準位，回復訊號RS邏輯準位做下降緣動作至低準位。其餘上升脈衝訊號RPS與下降脈衝訊號FPS在高準位時，回復訊號RS維持準位不變。
為了更詳細的說明傳輸模組101之電路結構，圖3為根據本發明之一實施例所繪示的傳輸模組的示意圖。
請參照圖3，傳輸模組101包括傳輸緩衝電路32、雙邊緣觸發電路34及傳輸緩衝電路36。傳輸緩衝電路32用以接收輸入訊號IS，並且輸出延遲輸入訊號DIS。在本實施例中，傳輸緩衝電路32包括延遲單元D1~D2。
雙邊緣觸發電路34耦接傳輸緩衝電路32。雙邊緣觸發電路34用以接收延遲輸入訊號DIS，並且輸出預上升脈衝訊號PRPS與預下降脈衝訊號PFPS。在本實施例中，雙邊緣觸發電路34包括延遲鏈(delay line)342、延遲鏈344、反及閘(NAND gate)單元346及反及閘單元348。
延遲鏈342用以接收延遲輸入訊號DIS，並且輸出延遲訊
號DS1與延遲訊號DS2。延遲訊號DS2之相位會落後於延遲訊號DS1之相位。舉例來說，延遲鏈342包括延遲單元D3~D10。延遲訊號DS1例如是延遲輸入訊號DIS經過延遲單元D3~D5的延遲而輸出的，並且延遲訊號DS2例如是延遲訊號DS1經過延遲單元D6~D10的延遲而輸出的。
更細部來看，延遲鏈342包括前延遲單元組3422與後延遲單元組3424。前延遲單元組3422包括延遲單元D3~D5，並且後延遲單元組3424則包括延遲單元D6~D10。
前延遲單元組3422的輸入端耦接傳輸緩衝電路32，以自傳輸緩衝電路32接收延遲輸入訊號DIS。前延遲單元組3422的輸出端耦接反及閘單元348的輸入端I33，以輸出延遲訊號DS1至反及閘單元348。
後延遲單元組3424的輸入端耦接前延遲單元組3422的輸出端，以自該前延遲單元組3422接收延遲訊號DS1。後延遲單元組3424的輸出端耦接反及閘單元346的輸入端I31，以輸出延遲訊號DS2至反及閘單元346。
延遲鏈344用以接收延遲輸入訊號DIS，並且輸出延遲訊號DS3與延遲訊號DS4。延遲訊號DS4之相位會落後於延遲訊號DS3之相位。舉例來說，延遲鏈344包括延遲單元D11~D18。延遲訊號DS3例如是延遲輸入訊號DIS經過延遲單元D11~D13的延遲而輸出的，並且延遲訊號DS4例如是延遲訊號DS3經過延遲單元D14~D18的延遲而輸出的。
更細部來看，延遲鏈344包括前延遲單元組3442與後延遲單元組3444。前延遲單元組3442包括延遲單元D11~D13，並且後延遲單元組3444包括延遲單元D14~D18。
前延遲單元組3442的輸入端耦接傳輸緩衝電路32，以自傳輸緩衝電路32接收延遲輸入訊號DIS。前延遲單元組3442的輸出端耦接反及閘單元346的輸入端I32，以輸出延遲訊號DS3至反及閘單元346。
後延遲單元組3444的輸入端耦接前延遲單元組3442的輸出端，以自前延遲單元組3442接收延遲訊號DS3。後延遲單元組3444的輸出端耦接反及閘單元348的輸入端I34，以輸出延遲訊號DS4至反及閘單元348。
反及閘單元346用以接收延遲訊號DS2與延遲訊號DS3，並且根據延遲訊號DS2與延遲訊號DS3產生預上升脈衝訊號PRPS。反及閘單元348用以接收延遲訊號DS1與延遲訊號DS4，並且根據延遲訊號DS1與延遲訊號DS4產生預下降脈衝訊號PFPS。
傳輸緩衝電路36耦接雙邊緣觸發電路34。在本實施例中，傳輸緩衝電路36包括延遲單元D19~D26。傳輸緩衝電路36用以接收預上升脈衝訊號PRPS與預下降脈衝訊號PFPS。傳輸緩衝電路36可利用延遲單元D19~D22對預上升脈衝訊號PRPS進行延遲處理與負載放大，並輸出上升脈衝訊號RPS至傳輸單元102。另外，傳輸緩衝電路36可利用延遲單元D23~D26對預下降脈衝
訊號PFPS進行延遲處理與負載放大，並輸出下降脈衝訊號FPS至傳輸單元103。
在本實施例中，所述延遲單元可以包括反相(reverse)延遲單元與非反相(non-reverse)延遲單元。舉例來說，反相延遲單元可以包括互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor Inverter,CMOS Inverter)反相器等具有反轉相位特性的延遲元件，並且非反相延遲單元則可以包括傳輸閘(transmission gate)等不具有反轉相位特性的延遲元件。
在本實施例中，前延遲單元組3422、後延遲單元組3424及後延遲單元組3444中的反相延遲單元之數量須限制為奇數個，而傳輸緩衝電路32、前延遲單元組3442及傳輸緩衝電路36中的反相延遲單元之數量則須限制為偶數個。此外，延遲鏈342與延遲鏈344中的延遲單元之數量須相等。或者，進一步來看，前延遲單元組3422與前延遲單元組3442中的延遲單元之數量需相等，並且後延遲單元組3424及後延遲單元組3444中的延遲單元之數量也需相等。也就是說，在本實施例中，延遲單元D1~D2、延遲單元D3~D10及延遲單元D14~D26皆為反相延遲單元。然而，由於延遲單元D11~D13中需有一個是非反相延遲單元，因此可將延遲單元D11以非反相延遲單元來實施，並且將延遲單元D12~D13以反相延遲單元來實施。
另一方面，為了詳細說明接收模組113的電路結構，圖4為根據本發明之一實施例所繪示的接收模組的示意圖。請參照圖
4，接收模組113包括放大電路42、訊號回復電路44及接收緩衝電路46。由於上升脈衝訊號RPS與下降脈衝訊號FPS被接收單元111與接收單元112接收到時可能已因交流耦合傳輸而衰減，因此，放大電路42的用途即是將其接收到的上升脈衝訊號RPS與下降脈衝訊號FPS放大。
放大電路42用以接收上升脈衝訊號RPS與下降脈衝訊號FPS，並且作為轉阻放大器(Trans-impedance Amplifier)使用而產生放大訊號AS1與放大訊號AS2。在本實施例中，放大電路42包括放大單元D30~D33及電晶體(Transistor)T1~T4。舉例來說，放大單元D30~D33可以是以反相放大器(例如，CMOS Inverter)來實施，並且電晶體T1~T4例如是金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)。電晶體T1與T3可根據控制偏壓VB而作為控制偏壓點使用，並且電晶體T2與T4則可作為等效電阻使用。放大單元D30~D31與電晶體T1~T2用來將接收單元111接收到的上升脈衝訊號RPS延遲並放大，並且輸出放大訊號AS1。放大單元D32~D33與電晶體T3~T4用來將接收單元112接收到的下降脈衝訊號FPS延遲並放大，並且輸出放大訊號AS2。
訊號回復電路44耦接放大電路42。訊號回復電路44用以接收放大訊號AS1與放大訊號AS2，並且輸出預回復訊號PRS與預檢查訊號PCS。須特別說明的是，雖然放大訊號AS1與放大訊號AS2已經被延遲與放大，但放大訊號AS1與放大訊號AS2
與輸入訊號IS之波形對應關係仍然存在。因此，訊號回復電路44所產生的預回復訊號PRS會反應出輸出訊號IS的訊號上升與下降之週期與脈寬。
此外，在對訊號進行還原之前，訊號回復電路44還可先執行去雜訊處理，以過濾在傳輸訊號或放大訊號的過程中產生的雜訊。因此，在本實施例中，訊號回復電路44包括去雜訊電路442與置位復位閂(Set-Reset Latch,SR Latch)電路444。
去雜訊電路442用以接收放大訊號AS1與放大訊號AS2，並且輸出去雜訊訊號FNS1與去雜訊訊號FNS2。詳細而言，由於放大訊號AS1的下降緣對應於輸入訊號IS的上升緣，並且放大訊號AS2的下降緣對應於輸入訊號IS的下降緣，因此放大訊號AS1與放大訊號AS2不應同時為邏輯上的低準位。因此，去雜訊電路442的用途即是過濾掉放大訊號AS1與放大訊號AS2同時為邏輯上的低準位的情況。也就是說，當放大訊號AS1與該放大訊號AS2皆具有邏輯上的低準位時，去雜訊電路442會輸出具有邏輯上的高準位的去雜訊訊號FNS1與同樣具有邏輯上的高準位的去雜訊訊號FNS2。
為達此一目的，在本實施例中，去雜訊電路442包括延遲單元D34~D37、反或閘(NOR gate)單元4422及開關(switch)單元4424。在本實施例中，延遲單元D34~D36皆為反相延遲單元，並且延遲單元D34~D35還分別具有一控制端，以接收一控制訊號，並且根據此控制訊號來決定其是否導通。延遲單元D34的輸入端
耦接放大電路42，以自放大電路42接收放大訊號AS1。延遲單元D35的輸入端耦接放大電路42，以自放大電路42接收放大訊號AS2。延遲單元D36的輸入端耦接延遲單元D34的輸出端，並且延遲單元D36的輸出端耦接置位復位閂電路444，以輸出去雜訊訊號FNS1至置位復位閂電路444。延遲單元D37的輸入端耦接延遲單元D35的輸出端，並且延遲單元D37的輸出端耦接置位復位閂電路444，以輸出去雜訊訊號FNS2至置位復位閂電路444。
反或閘單元4422的輸入端I41耦接延遲單元D31的輸出端，以接收放大訊號AS1。反或閘單元4422的輸入端I42耦接延遲單元D33的輸出端，以接收放大訊號AS2。此外，反或閘單元4422的輸出端耦接延遲單元D34的控制端與延遲單元D35的控制端，以將反或閘單元4422的輸出作為控制訊號傳輸至延遲單元D34的控制端與延遲單元D35的控制端。
開關單元4424包括電晶體T5~T6，並且電晶體T5~T6皆為MOSFET。開關單元4424耦接反或閘單元4422的輸出端、延遲單元D36的輸入端及延遲單元D37的輸入端。當放大訊號AS1與放大訊號AS2皆具有邏輯上的低準位時，反或閘單元4422的輸出會具有邏輯上的高準位，使得延遲單元D34與D35反應於反或閘單元4422的輸出而不導通，並且開關單元4424會反應於反或閘單元4422的輸出而提供邏輯上的低準位至延遲單元D36的輸入端與延遲單元D37的輸入端。當延遲單元D36的輸入與延遲單元D37的輸入同時具有邏輯上的低準位時，透過相位反轉，延遲單
元D36的輸出與延遲單元D37的輸出會具有邏輯上的高準位。藉此，可使雜訊訊號FNS1與去雜訊訊號FNS2不存在同時具有邏輯上的低準位的情況。
置位復位閂電路444耦接去雜訊電路442。置位復位閂電路444用以接收去雜訊訊號FNS1與去雜訊訊號FNS2，並且輸出預回復訊號PRS。舉例來說，置位復位閂電路444可包括反及閘單元4442與反及閘單元4444。
反及閘單元4442的輸入端I43耦接延遲單元D36的輸出端，以接收去雜訊訊號FNS1。反及閘單元4442的輸入端I44耦接反及閘單元4444的輸出端。反及閘單元4444的輸入端I45耦接反及閘單元4442的輸出端。反及閘單元4444的輸入端I46耦接延遲單元D37的輸出端，以接收去雜訊訊號FNS2。反及閘單元4442可反應於去雜訊訊號FNS1與反及閘單元4444的輸出而輸出預回復訊號PRS。反及閘單元4444可反應於去雜訊訊號FNS2與反及閘單元4442的輸出來輸出預檢查訊號PCS。
接收緩衝電路46耦接訊號回復電路44。接收緩衝電路46用以接收預回復訊號PRS與預檢查訊號PCS，並輸出回復訊號RS與檢查訊號CS。在本實施例中，接收緩衝電路46包括延遲單元D38~D41，並且延遲單元D38~D41都是反相延遲單元。接收緩衝電路46可透過延遲單元D38~D39將預回復訊號PRS經過負載放大後輸出回復訊號RS，並且透過延遲單元D40~D41將預檢查訊號PCS經過負載放大後輸出檢查訊號CS。其中，檢查訊號CS
可用來驗證回復訊號RS。
圖5為根據本發明之另一實施例所繪示的訊號傳輸系統的示意圖。請參照圖5，訊號傳輸系統500包括相對設置的晶片50與晶片51。晶片50包括傳輸模組101、傳輸單元102、傳輸單元103、接收單元501、接收單元502及接收模組503。晶片51包括接收單元111、接收單元112、接收模組113、傳輸模組511、傳輸單元512、傳輸單元513。其中，傳輸模組101、傳輸單元102、傳輸單元103、接收單元111、接收單元112及接收模組113與圖1中具有相同標號之元件本質上相同，請參照前述說明即可。
傳輸模組511可接收輸入訊號IS’，並且產生上升脈衝訊號RPS’與下降脈衝訊號FPS’。傳輸模組511可透過傳輸單元512與傳輸單元513將上升脈衝訊號RPS’與下降脈衝訊號FPS’耦合至接收單元501與接收單元502。接收模組503可根據接收單元501與接收單元502接收到的上升脈衝訊號RPS’與下降脈衝訊號FPS’產生回復訊號RS’。
然而，接收單元501與接收單元502相同或相似於圖1的接收單元111與接收單元112，並且可設置於晶片50之表面。傳輸單元512與傳輸單元513相同或相似於圖1的傳輸單元102與傳輸單元103，並且可相對於接收單元501與接收單元502而設置於晶片51之表面。傳輸模組511相同或相似於圖1的傳輸模組101，並且接收模組503相同或相似於圖1的接收模組113，在此不重複贅述。
綜上所述，本發明提供的訊號傳輸系統與訊號傳輸電路可在兩個以上的晶片間進行耦合訊號傳輸。特別是，本發明是將欲傳輸的訊號分割成一個帶有欲傳輸之訊號的上升緣資訊的上升脈衝訊號與一個帶有欲傳輸之訊號的下降緣資訊的下降脈衝訊號。因此，在接收端接收到這兩個訊號時，就可根據此上升緣資訊與下降緣資訊精確地重建出傳輸端欲傳送給接收端的訊號。此外，由於上升脈衝訊號與下降脈衝訊號的脈寬並不重要，因此可將上升脈衝訊號與下降脈衝訊號相位反轉前的脈寬盡可能的縮短，從而使得還原出的訊號更加的準確。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧訊號傳輸系統
10、11‧‧‧晶片
101‧‧‧傳輸模組
102、103‧‧‧傳輸單元
111、112‧‧‧接收單元
113‧‧‧接收模組
FPS‧‧‧下降脈衝訊號
IS‧‧‧輸入訊號
RPS‧‧‧上升脈衝訊號
RS‧‧‧回復信號
Claims (17)
- 一種訊號傳輸系統，包括：一第一晶片，包括：一傳輸模組，用以接收一輸入訊號，並且反應於該輸入訊號的波形而產生一上升脈衝訊號與一下降脈衝訊號，其中該上升脈衝訊號對應於該輸入訊號的上升緣，並且該下降脈衝訊號對應於該輸入訊號的下降緣；一第一傳輸單元，耦接該傳輸模組，並且設置於該第一晶片之表面，該第一傳輸單元用以傳輸該上升脈衝訊號；以及一第二傳輸單元，耦接該傳輸模組，並且設置於該第一晶片之表面，該第二傳輸單元用以傳輸該下降脈衝訊號；以及一第二晶片，相對該第一晶片設置，該第二晶片包括：一第一接收單元，對應於該第一傳輸單元設置於該第二晶片之表面，並且用以接收該上升脈衝訊號；一第二接收單元，對應該第二傳輸單元設置於該第二晶片之表面，並且用以接收該下降脈衝訊號；以及一接收模組，耦接該第一接收單元與該第二接收單元，並且用以根據該上升脈衝訊號與該下降脈衝訊號輸出一回復信號。
- 如申請專利範圍第1項所述之訊號傳輸系統，其中該傳輸模組包括：一第一傳輸緩衝電路，用以接收該輸入訊號，並且輸出一延 遲輸入訊號；一雙邊緣觸發電路，耦接該第一傳輸緩衝電路，並且該雙邊緣觸發電路包括：一第一延遲鏈，用以接收該延遲輸入訊號，並且輸出一第一延遲訊號與一第二延遲訊號，其中該第二延遲訊號之相位落後於該第一延遲訊號之相位；一第二延遲鏈，用以接收該延遲輸入訊號，並且輸出一第三延遲訊號與一第四延遲訊號，其中該第四延遲訊號之相位落後於該第三延遲訊號之相位；一第一反及閘單元，用以接收該第二延遲訊號與該第三延遲訊號，並且根據該第二延遲訊號與該第三延遲訊號產生一預上升脈衝訊號；以及一第二反及閘單元，用以接收該第一延遲訊號與該第四延遲訊號，並且根據該第一延遲訊號與該第四延遲訊號產生一預下降脈衝訊號；以及一第二傳輸緩衝電路，耦接該雙邊緣觸發電路，該第二傳輸緩衝電路用以接收該預上升脈衝訊號與該預下降脈衝訊號，輸出該上升脈衝訊號至該第一傳輸單元，並且輸出該下降脈衝訊號至該第二傳輸單元。
- 如申請專利範圍第2項所述之訊號傳輸系統，其中該第一延遲鏈包括多個第一延遲單元，該第二延遲鏈包括多個第二延遲單元，該些第一延遲單元之數量與該些第二延遲單元之數量相 等，並且該些第二延遲單元其中之一為非反相延遲單元。
- 如申請專利範圍第2項所述之訊號傳輸系統，其中該第一延遲鏈包括：一第一前延遲單元組，該第一前延遲單元組的輸入端耦接該第一傳輸緩衝電路，以自該第一傳輸緩衝電路接收該延遲輸入訊號，該第一前延遲單元組的輸出端耦接該第二反及閘單元的第一輸入端，以輸出該第一延遲訊號至該第二反及閘單元；以及一第一後延遲單元組，該第一後延遲單元組的輸入端耦接該第一前延遲單元組的輸出端，以自該第一前延遲單元組接收該第一延遲訊號，並且該第一後延遲單元組的輸出端耦接該第一反及閘單元的第一輸入端，以輸出該第二延遲訊號至該第一反及閘單元，其中該第二延遲鏈包括：一第二前延遲單元組，該第二前延遲單元組的輸入端耦接該第一傳輸緩衝電路，以自該第一傳輸緩衝電路接收該延遲輸入訊號，該第二前延遲單元組的輸出端耦接該第一反及閘單元的第二輸入端，以輸出該第三延遲訊號至該第一反及閘單元；以及一第二後延遲單元組，該第二後延遲單元組的輸入端耦接該第二前延遲單元組的輸出端，以自該第二前延遲單元組接收該第三延遲訊號，並且該第二後延遲單元組的輸出端耦接該第二反及閘單元的第二輸入端，以輸出該第四延遲訊號至該第二反及閘單元。
- 如申請專利範圍第4項所述之訊號傳輸系統，其中該第一前延遲單元組包括多個第一延遲單元，該第二前延遲單元組包括多個第二延遲單元，該些第一延遲單元之數量與該些第二延遲單元之數量相等，並且該些第二延遲單元的其中之一為非反相延遲單元。
- 如申請專利範圍第1項所述之訊號傳輸系統，其中該接收模組包括：一放大電路，用以接收該上升脈衝訊號與該下降脈衝訊號，並且產生一第一放大訊號與一第二放大訊號；一訊號回復電路，耦接該放大電路，並且該訊號回復電路包括：一去雜訊電路，用以接收該第一放大訊號與該第二放大訊號，並且輸出一第一去雜訊訊號與一第二去雜訊訊號，其中當該第一放大訊號與該二放大訊號皆具有一第一電壓準位時，該去雜訊電路輸出具有一第二電壓準位的該第一去雜訊訊號與具有該第二電壓準位的該第二去雜訊訊號；以及一置位復位閂電路，耦接該去雜訊電路，該置位復位閂電路用以接收該第一去雜訊訊號與該第二去雜訊訊號，並且輸出一預回復訊號；一接收緩衝電路，耦接該訊號回復電路，該接收緩衝電路用以接收該預回復訊號，並且輸出該回復訊號。
- 如申請專利範圍第6項所述之訊號傳輸系統，其中該去雜 訊電路包括：一第一延遲單元，該第一延遲單元的輸入端耦接該放大電路，以自該放大電路接收該第一放大訊號；一第二延遲單元，該第二延遲單元的輸入端耦接該放大電路，以自該放大電路接收該第二放大訊號；一第三延遲單元，該第三延遲單元的輸入端耦接該第一延遲單元的輸出端，並且該第三延遲單元的輸出端耦接該置位復位閂電路，以輸出該第一去雜訊訊號至該置位復位閂電路；一第四延遲單元，該第四延遲單元的輸入端耦接該第二延遲單元的輸出端，並且該第四延遲單元的輸出端耦接該置位復位閂電路，以輸出該第二去雜訊訊號至該置位復位閂電路；一反或閘單元，該反或閘單元的第一輸入端耦接該放大電路，以自該放大電路接收該第一放大訊號，該反或閘單元的第二輸入端耦接該放大電路，以自該放大電路接收該第二放大訊號，並且該反或閘單元的輸出端耦接該第一延遲單元的控制端與該第二延遲單元的控制端；以及一開關單元，耦接該反或閘單元的輸出端、該第三延遲單元的輸入端及該第四延遲單元的輸入端，並且當該第一放大訊號與該第二放大訊號皆具有該第一電壓準位時，該開關單元反應於該反或閘單元的輸出而提供該第一電壓準位至該第三延遲單元的輸入端與該第四延遲單元的輸入端。
- 如申請專利範圍第1項所述之訊號傳輸系統，其中該上升 脈衝訊號的下降緣對應於該輸入訊號的上升緣，並且該下降脈衝訊號的下降緣對應於該輸入訊號的下降緣。
- 一種訊號傳輸電路，適於設置在一晶片，該訊號傳輸電路包括：一傳輸模組，用以接收一輸入訊號，並且反應於該輸入訊號的波形而產生一第一上升脈衝訊號與一第一下降脈衝訊號，其中該第一上升脈衝訊號對應於該輸入訊號的上升緣，並且該第一下降脈衝訊號對應於該輸入訊號的下降緣；一第一傳輸單元，耦接該傳輸模組，並且適於設置在該晶片之表面，該第一傳輸單元用以傳輸該第一上升脈衝訊號；以及一第二傳輸單元，耦接該傳輸模組，並且適於設置在該晶片之表面，該第二傳輸單元用以傳輸該第一下降脈衝訊號。
- 如申請專利範圍第9項所述之訊號傳輸電路，其中該傳輸模組包括：一第一傳輸緩衝電路，用以接收該輸入訊號，並且輸出一延遲輸入訊號；一雙邊緣觸發電路，耦接該第一傳輸緩衝電路，並且該雙邊緣觸發電路包括：一第一延遲鏈，用以接收該延遲輸入訊號，並且輸出一第一延遲訊號與一第二延遲訊號，其中該第二延遲訊號之相位落後於該第一延遲訊號之相位；一第二延遲鏈，用以接收該延遲輸入訊號，並且輸出 一第三延遲訊號與一第四延遲訊號，其中該第四延遲訊號之相位落後於該第三延遲訊號之相位；一第一反及閘單元，用以接收該第二延遲訊號與該第三延遲訊號，並且根據該第二延遲訊號與該第三延遲訊號產生一預上升脈衝訊號；以及一第二反及閘單元，用以接收該第一延遲訊號與該第四延遲訊號，並且根據該第一延遲訊號與該第四延遲訊號產生一預下降脈衝訊號；以及一第二傳輸緩衝電路，耦接該雙邊緣觸發電路，該第二傳輸緩衝電路用以接收該預上升脈衝訊號與該預下降脈衝訊號，輸出該第一上升脈衝訊號至該第一傳輸單元，並且輸出該第一下降脈衝訊號至該第二傳輸單元。
- 如申請專利範圍第10項所述之訊號傳輸電路，其中該第一延遲鏈包括多個第一延遲單元，該第二延遲鏈包括多個第二延遲單元，該些第一延遲單元之數量與該些第二延遲單元之數量相等，並且該些第二延遲單元其中之一為非反相延遲單元。
- 如申請專利範圍第10項所述之訊號傳輸電路，其中該第一延遲鏈包括：一第一前延遲單元組，該第一前延遲單元組的輸入端耦接該第一傳輸緩衝電路，以自該第一傳輸緩衝電路接收該延遲輸入訊號，該第一前延遲單元組的輸出端耦接該第二反及閘單元的第一輸入端，以輸出該第一延遲訊號至該第二反及閘單元；以及 一第一後延遲單元組，該第一後延遲單元組的輸入端耦接該第一前延遲單元組的輸出端，以自該第一前延遲單元組接收該第一延遲訊號，並且該第一後延遲單元組的輸出端耦接該第一反及閘單元的第一輸入端，以輸出該第二延遲訊號至該第一反及閘單元，其中該第二延遲鏈包括：一第二前延遲單元組，該第二前延遲單元組的輸入端耦接該第一傳輸緩衝電路，以自該第一傳輸緩衝電路接收該延遲輸入訊號，該第二前延遲單元組的輸出端耦接該第一反及閘單元的第二輸入端，以輸出該第三延遲訊號至該第一反及閘單元；以及一第二後延遲單元組，該第二後延遲單元組的輸入端耦接該第二前延遲單元組的輸出端，以自該第二前延遲單元組接收該第三延遲訊號，並且該第二後延遲單元組的輸出端耦接該第二反及閘單元的第二輸入端，以輸出該第四延遲訊號至該第二反及閘單元。
- 如申請專利範圍第12項所述之訊號傳輸電路，其中該第一前延遲單元組包括多個第一延遲單元，該第二前延遲單元組包括多個第二延遲單元，該些第一延遲單元之數量與該些第二延遲單元之數量相等，並且該些第二延遲單元的其中之一為非反相延遲單元。
- 如申請專利範圍第9項所述之訊號傳輸電路，更包括：一第一接收單元，適於設置在該晶片之表面，並且用以接收 一第二上升脈衝訊號；一第二接收單元，適於設置在該晶片之表面，並且用以接收一第二下降脈衝訊號；以及一接收模組，耦接該第一接收單元與該第二接收單元，並且用以根據該第二上升脈衝訊號與該第二下降脈衝訊號輸出一回復信號。
- 如申請專利範圍第14項所述之訊號傳輸電路，其中該接收模組包括：一放大電路，用以接收該第二上升脈衝訊號與該第二下降脈衝訊號，並且產生一第一放大訊號與一第二放大訊號；一訊號回復電路，耦接該放大電路，並且該訊號回復電路包括：一去雜訊電路，用以接收該第一放大訊號與該第二放大訊號，並且輸出一第一去雜訊訊號與一第二去雜訊訊號，其中當該第一放大訊號與該二預放大訊號皆具有一第一電壓準位時，該去雜訊電路輸出具有一第二電壓準位的該第一去雜訊訊號與具有該第二電壓準位的該第二去雜訊訊號；以及一置位復位閂電路，耦接該去雜訊電路，該置位復位閂電路用以接收該第一去雜訊訊號與該第二去雜訊訊號，並且輸出一預回復訊號；以及一接收緩衝電路，耦接該訊號回復電路，該接收緩衝電路用以接收該預回復訊號，並且輸出該回復訊號。
- 如申請專利範圍第15項所述之訊號傳輸電路，其中該去雜訊電路包括：一第一延遲單元，該第一延遲單元的輸入端耦接該放大電路，以自該放大電路接收該第一放大訊號；一第二延遲單元，該第二延遲單元的輸入端耦接該放大電路，以自該放大電路接收該第二放大訊號；一第三延遲單元，該第三延遲單元的輸入端耦接該第一延遲單元的輸出端，並且該第三延遲單元的輸出端耦接該置位復位閂電路，以輸出該第一去雜訊訊號至該置位復位閂電路；一第四延遲單元，該第四延遲單元的輸入端耦接該第二延遲單元的輸出端，並且該第四延遲單元的輸出端耦接該置位復位閂電路，以輸出該第二去雜訊訊號至該置位復位閂電路；一反或閘單元，該反或閘單元的第一輸入端耦接該放大電路，以自該放大電路接收該第一放大訊號，該反或閘單元的第二輸入端耦接該放大電路，以自該放大電路接收該第二放大訊號，並且該反或閘單元的輸出端耦接該第一延遲單元的控制端與該第二延遲單元的控制端；以及一開關單元，耦接該反或閘單元的輸出端、該第三延遲單元的輸入端及該第四延遲單元的輸入端，並且當該第一放大訊號與該第二放大訊號皆具有該第一電壓準位時，該開關單元反應於該反或閘單元的輸出而提供該第一電壓準位至該第三延遲單元的輸入端與該第四延遲單元的輸入端。
- 如申請專利範圍第9項所述之訊號傳輸電路，其中該上升脈衝訊號的下降緣對應於該輸入訊號的上升緣，並且該下降脈衝訊號的下降緣對應於該輸入訊號的下降緣。
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