CN102739206B - 半导体装置、电子设备及输出波形失真的改善方法 - Google Patents
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Abstract
提供能够以简单的结构来改善时钟信号的输出波形失真的半导体装置、电子设备以及输出波形失真的改善方法。该半导体装置输入预定频率的输入时钟信号并输出同一频率的多个时钟信号，包括输入预定频率的输入时钟信号的输入单元，以及对于所述输入时钟信号，通过对所述时钟信号给予用于降低对共用的电源的负荷的规定的延迟时间而使其延迟，从而生成同一频率的多个时钟信号的延迟单元。因此，以简单的结构改善时钟信号的输出波形失真。
Description
技术领域
本发明涉及输入预定频率的输入时钟信号并输出同一频率的多个时钟信号的半导体装置、电子设备及输出波形失真的改善方法。
背景技术
一般地，由于在电子设备中有必要采用多个时钟信号，因此已知输出同一频率的多个时钟信号的装置(参照专利文献1、2)。但是，如果同时输出频率完全相同的多个时钟信号，则对电源的负荷变大，成为时钟信号的输出波形失真的主要原因。因此，已知如图23所示，对每个时钟信号的输出配备电源的方法，或者如图24所示，对每个时钟信号的输出内置调节器的方法等。根据这些方法，由于对每个时钟信号的输出配备单独的电源，因此能够改善时钟信号输出波形的失真。
现有技术文献
专利文献
专利文献1特开平6-28056号公报
专利文献2特开2002-176343号公报
发明内容
发明要解决的问题
然而，尽管上述现有技术能够改善时钟信号的输出波形失真，但难以实际地采用。例如，对每个时钟信号的输出配备电源的方法，若电源的管脚数上没有余量则不能采用。另一方面，对每个时钟信号输出内置调节器的方法，由于电路面积变大，所以存在成本增加的问题。
本发明为了解决上述问题而完成，其目的在于提供能够以简单的结构改善时钟信号输出波形失真的半导体装置、电子设备以及输出波形失真的改善方法。
解决问题的方案
为了达到上述目的，本发明的一形态提供一种半导体装置，其具有输入预定频率的输入时钟信号的输入单元，以及对于所述输入时钟信号，通过对所述时钟信号给予用于降低对共用的电源的负荷的规定的延迟时间而使其延迟，从而生成同一频率的多个时钟信号的延迟单元。
此外，本发明的另一形态提供输出波形失真的改善方法，是输出时钟信号时的输出波形失真的改善方法，包括：输入预定频率的输入时钟信号的步骤，以及对于所述输入时钟信号，通过对所述时钟信号给予用于降低对共用的电源的负荷的规定的延迟时间而使其延迟，从而生成同一频率的多个时钟信号的步骤。
此外，本发明的另一形态是提供包括所述半导体装置的电子设备。
发明效果
根据本发明，能够提供以简单的结构改善时钟信号的输出波形失真的半导体装置、电子设备以及输出波形失真的改善方法。
附图说明
图1是表示本发明的实施方式中半导体装置的结构图。
图2是表示本发明的实施方式中旁路电容器的配置实例的示意图。
图3是表示本发明的实施方式中的每一延迟门的延迟时间的说明图，图3的(a)表示输出一个时钟信号的情况的示意图；图3的(b)表示输出两个时钟信号的情况的示意图；图3的(c)表示输出三个时钟信号的情况的示意图；图3的(d)表示输出四个时钟信号的情况的示意图。
图4是表示本发明的实施方式中的模拟(simulation)电路的示意图。
图5是本发明的实施方式中的模拟电路的示意图。
图6是表示本发明的实施方式中的延迟时间为0psec(皮秒)情况的示意图，图6的(a)是表示电源电位的示意图；图6的(b)是表示5个正向时钟信号的示意图；图6的(c)是表示5个反向时钟信号的示意图。
图7是表示本发明的实施方式中的延迟时间为100psec的情况的示意图，图7的(a)是表示电源电位的示意图；图7的(b)是表示5个正向时钟信号的示意图；图7的(c)是表示5个反向时钟信号的示意图。
图8是表示本发明的实施方式中的延迟时间为200psec的情况的示意图，图8的(a)是表示电源电位的示意图；图8的(b)是表示5个正向时钟信号的示意图；图8的(c)是表示5个反向时钟信号的示意图
图9是表示本发明的实施方式中的延迟时间为300psec的情况的示意图，图9的(a)是表示电源电位的示意图；图9的(b)是表示5个正向时钟信号的示意图；图9的(c)是表示5个反向时钟信号的示意图
图10是表示本发明的实施方式中的延迟时间为400psec的情况的示意图，图10的(a)是表示电源电位的示意图；图10的(b)是表示5个正向时钟信号的示意图；图10的(c)是表示5个反向时钟信号的示意图。
图11是表示本发明的实施方式中的延迟时间为500psec的情况的示意图，图11的(a)是表示电源电位的示意图；图11的(b)是表示5个正向时钟信号的示意图；图11的(c)是表示5个反向时钟信号的示意图。
图12是表示本发明的实施方式中的延迟时间为600psec的情况的示意图，图12的(a)是表示电源电位的示意图；图12的(b)是表示5个正向时钟信号的示意图；图12的(c)是表示5个反向时钟信号的示意图。
图13是表示本发明的实施方式中延迟时间为700psec的情况的示意图，图13的(a)是表示电源电位的示意图；图13的(b)是表示5个正向时钟信号的示意图；图13的(c)是表示5个反向时钟信号的示意图。
图14是表示本发明的实施方式中的延迟时间为800psec的情况的示意图，图14的(a)是表示电源电位的示意图；图14的(b)是表示5个正向时钟信号的示意图；图14的(c)是表示5个反向时钟信号的示意图。
图15是本发明的实施方式中的延迟时间为900psec的情况的示意图，图15的(a)是表示电源电位的示意图；图15的(b)是表示5个正向时钟信号的示意图；图15的(c)是表示5个反向时钟信号的示意图。
图16是表示本发明的实施方式中的延迟时间为1000psec的情况的示意图，图16的(a)是表示电源电位的示意图；图16的(b)表示是5个正向时钟信号的示意图；图16的(c)是表示5个反向时钟信号的示意图。
图17是表示本发明的实施方式中的延迟时间的另外的判定方法的示意图，图17的(a)是表示示意的电路图；图17的(b)是表示时钟信号从低电平变到高电平的时间T1的说明图；图17的(c)是表示输出3个100MHz的时钟信号的情况的图。
图18是表示本发明的实施方式中的旁路电容器的其它配置例子的图。
图19是表示本发明的实施方式中的旁路电容器的详细的配置例子的图。
图20是表示本发明的实施方式中的半导体装置的应用例子的图，图20的(a)是表示PC本体的示意性正面图；图20的(b)是表示PC本体的示意性背面图；图20的(c)是表示将PC本体侧面部的壳体拆下后的状态的示意性立体图；图20的(d)是表示搭载在PC的本体上的母板的示意性平面图。
图21是表示本发明的实施方式中的母板的示意性方框图。
图22是表示本发明的实施方式中的半导体装置的其它应用例子的图，图22的(a)是表示汽车导航系统的示意性正面图；图22的(b)是表示台架座(stand)的示意性正面图；图22的(c)是表示台架座的示意性侧面图；图22的(d)是表示台架座的示意性背面图。
图23是表示现有的输出波形失真改善方法的说明图。
图24是表示现有的输出波形失真改善方法的说明图。
标号说明
CLK1～CLKN 时钟信号
CLK-1 输入时钟信号
1 延迟单元
1_1、1_2、……、1_N-1 延迟门(delay gate)
2_1、2_2、……、2_N 输出IO(运算放大器)
3_1、3_2、……、3_N 旁路电容器
4_1、4_2、……、4_N 输出IO(IO部)
11 调节器
12 外部旁路电容器
13 缓冲器
31 个人计算机
50 汽车导航系统
具体实施方式
以下，参照附图详细地说明本发明的实施方式。
(半导体装置的结构例)
图1是表示本发明的实施方式中的半导体装置的结构图。如图1所示，该半导体装置是输入预定频率的输入时钟信号CLK-1并输出同一频率的N个时钟信号CLK1～CLKN的装置，采用以下结构。
首先，延迟单元1为了改善时钟信号的输出波形失真，对于多个时钟信号给予规定的延迟时间。具体地，将延迟时间相同的N-1个延迟门1_1、1_2、……1_N-1级联状地连接而构成。
从输入单元输入的输入时钟信号CLK-1通过缓冲器13输入到延迟门1_1。来自各延迟门1_1、1_2、……的输出，作为时钟信号CLK2、CLK3……输入到后级的各延迟门1_2、1_3、……。
输入时钟信号CLK-1及时钟信号CLK2-CLKN被输入到各运算放大器2_1、2_2……2_N。由此，各运算放大器2_1、2_2……2_N将反转了极性的2个差动时钟对(正向时钟信号和反向时钟信号)从各输出端子输出。
在运算放大器2_1、2_2、……、2_N的后级，设有用于防止静电击穿的IO单元4_1、4_2、……、4_N。具体地说，该IO单元4_1、4_2、……、4_N是时钟线和电源之间的二极管以及时钟线和GND线之间的二极管。调节器11的输出端子上也设计有作为保护元件的IO单元4_0。在以下的说明中，有时将运算放大器2_1、2_2……2_N和IO部4_1、4_2、……、4_N统一称作“输出IO”。
旁路电容器的配置例
在本实施方式中，如图1所示，在每个输出IO上邻近配置旁路电容器3_1、3_2、……、3_N(后面进行描述)。在图2中示出旁路电容器3_1的具体配置实例。在图2中，14是P型MOS(金属氧化物半导体)的FET(场效应晶体管)，15是N型MOS的FET。FET14的栅极和FET15的栅极连接，FET14的漏极和FET15的漏极连接。FET14的源极连接到电源线(Vdd线)L1，FET15的源极连接到GND线(Vss线)L2。由FET14和FET15构成倒相器。旁路电容器3_1的第1端连接到电源线L1，旁路电容器3_1的第2端连接到GND线L2。旁路电容器3_1的电容量可任意地设定。其它的旁路电容器3_2、……、3_N也是同样。
图1中所示的调节器11具体地为LDO(低压差(Low drop out))。为了将LDO的电压保持为某种程度上恒定，在外部设有旁路电容器12。有时在输出端子所连接的导线(wire)中存在寄生的电感成分的情况。该电感成分在抑制高速成分上产生作用，所以优选旁路电容器设置在电感成分较小的位置部位。因此，在本实施方式中，如图2所示，在电源和输出IO之间，并且在输出IO附近的位置设有旁路电容器。
(延迟动作)
下面详细说明这样的半导体装置使时钟信号延迟时的动作。
首先，输入时钟信号CLK-1作为2个差动时钟对的时钟信号CLK1无延迟地从输出端子输出，同时被输入到延迟门1_1。输入到延迟门1_1的输入时钟信号CLK-1被延迟预定时间(例如1psec)，作为时钟信号CLK2。该时钟信号CLK2与时钟信号CLK1相比延迟预定时间。
接着，由延迟门1_1生成的时钟信号CLK2作为2个差动时钟对的时钟信号CLK2从输出端子输出，同时输入到延迟门1_2。输入到延迟门1_2的时钟信号CLK2再次被延迟预定时间，作为时钟信号CLK3。该时钟信号CLK3与时钟信号CLK2相比延迟预定时间，而且与时钟信号CLK1相比延迟2倍的预定时间。
接着，由延迟门1_2生成的时钟信号CLK3作为2个差动时钟对的时钟信号CLK3从输出端子输出，同时输入到延迟门1_3。输入到延迟门1_3的时钟信号CLK3再次延迟预定时间，作为时钟信号CLK4。该时钟信号CLK4与时钟信号CLK3相比延迟所述预定时间，且与时钟信号CLK2相比延迟2倍的预定时间，进一步地，与时钟信号CLK1相比延迟3倍的预定时间。
以后，时钟信号CLK4、CLK5、......、CLKN-1由后级的各个延迟门1_4-1_N-1依次延迟。这样，从各输出端子输出与时钟信号CLK1相比时间延迟4倍的预定时间、5倍的预定时间……、N-1倍的预定时间的时钟信号CLK5、CLK6、......、CLKN。
(延迟时间的决定方法)
接下来说明延迟时间的决定方法。在输出N个时钟信号CLK1～CLKN的情况下，每一延迟门的延迟时间优选为输入时钟信号CLK-1的1/2N周期。即，将第1级时钟信号CLK1的延迟时间设为0，将第2级以后的时钟信号CLK2-CLKN各自每次延迟输入时钟信号CLK-1的1/2N周期。下面，根据图3详细地说明这一点。
图3的(a)示出了输出1个时钟信号的情况。由于该情况无需使时钟信号延迟，故省略说明。
图3的(b)示出了输出2个时钟信号的情况。如该图所示，输出两个时钟信号的情况是与第1级时钟信号相比，第2级时钟信号延迟1/(2×2)、即1/4周期。由此，以第1级时钟信号上升的时间点为基准，在1/4周期后、2/4周期后、3/4周期后……的定时(timing)，任意一个时钟信号都上升或下降。
图3的(c)示出了输出3个时钟信号的情况。如该图所示，输出三个时钟信号的情况是与第1级时钟信号相比第2级时钟信号延迟1/(2×3)周期、即1/6周期。同样地，与第2级时钟信号相比，第3级时钟信号延迟1/6周期。由此，以第1级时钟信号上升的时间点为基准，在1/6周期后、2/6周期后、3/6周期后……的定时，任意一个时钟信号都上升或下降。
图3的(d)示出了输出4个时钟信号的情况。如该图所示，输出四个时钟信号的情况是与第1级时钟信号相比第2级时钟信号延迟1/(2×4)周期、即1/8个周期。同样地，与第2级时钟信号相比，第3级时钟信号延迟1/8周期。进一步地，与第3级时钟信号相比，第4级时钟信号延迟1/8周期。由此，以第1级时钟信号上升的时间点为基准，在1/8周期后、2/8周期后、3/8周期后……的定时，任意一个时钟信号都上升或下降。
这样，如果使各个时钟信号每次延迟1/2N周期，则能够将各个时钟信号上升及下降的定时均匀地分散。其结果，可减小对电源的负荷，可改善时钟信号的输出波形失真。
(模拟的结果)
接下来，说明模拟的结果。这里，为了调查使对电源的负荷最大降低的延迟时间，利用图4和图5中示出的电路进行了模拟。即，如图4所示，例示了输出同一频率(100MHz)的5个正向时钟信号out1～5以及反向时钟信号out1b～5b，用外部电源完全供给IO电源的情况。作为延迟单元1，如图4的左侧所示，使用纵向五级配置的理想电源。图5中所示的电路相当于各运算放大器2_1、2_2、…、2_N，同图右上方的C3相当于旁路电容器3_1、3_2、…、3_N。
图6表示将每一延迟门的延迟时间设定成0psec的情况。图6的(a)表示电源电位，图6的(b)表示5个正向时钟信号out1～5，图6的(c)表示五个反向时钟信号out1b～5b。如图6的(b)、(c)所示，延迟时间为0psec的情况中，各个时钟信号的上升及下降的定时一致。因此，如图6的(a)所示，可知电源电位极大地变动。
图7表示延迟时间为100psec的情况。如该图所示，延迟时间为100psec的情况中，各个时钟信号上升及下降的定时都延迟100psec。由此，尽管只是如此，但电源电位变动的幅度仍然减小。以后，将延迟时间每次增长100psec地设定来调查电源电位的变动。图7至图16中表示各自的测量结果。
如这些图所示，将延迟时间设定得越长，电源电位的变动越小。于是，如图16所示，在延迟时间是1000psec的情况下，电源电位大致在800mV附近变得恒定。此外，这里并未图示，但如果将延迟时间再延长100psec而设定为1100psec，则与延迟时间为1000psec的情况相比电源电位的变动变大。即在如图4和图5所示的电路中，如果将每一延迟门的延迟时间设定为1000psec，则能够最大地降低对电源的负荷。
而且，这里将延迟时间相同的N-1个延迟门级联状地连接，但是本发明并不限于此。即，也可以将延迟时间不同的延迟门并联地设置，或者将两者组合。也可以使用其它的延迟元件代替延迟门。
此外，这里对于N个时钟信号给予规定的延迟时间，但如上述那样，不一定需要对于第1级时钟信号CLK1给予延迟时间。这种情况下，可以将规定的延迟时间考虑为0。当然，也可以对于第1级时钟信号CLK1给予与第2级以后的时钟信号CLK2-CLKN同样的延迟时间。
此外，虽然每一延迟门的延迟时间设为输入时钟信号CLK-1的1/2N周期，但是不一定需要满足该条件。即，该延迟时间可根据必要而适当变更。
(延迟时间的其它判定方法)
图17是表示延迟时间的其它决定方法的示意图。这里，如图17的(a)所示，表示时钟IC(该半导体装置)20将输入时钟信号CLK-1作为时钟信号CLK_OUT输出，该时钟信号CLK_OUT输入到要驱动的器件(device)30的情况。这种情况下，在时钟IC20和器件30之间有PCB(印刷电路板)图案(pattern)等的寄生电容器C1，而且器件30也有门电容量C2。因此，如图17的(b)的T1所示，由于从Vdd对寄生电容器C1等进行充电，所以电源的负荷变大。如该图中的虚线所示，寄生电容器C1等越大则电源的负荷变大越显著。因此，给予时钟信号CLK_OUT从低电平变化到高电平(或者从高电平到低电平)的变动时间T1段的延迟时间即可。例如，图17的(c)表示输出3个100MHz(＝10nsec(纳秒)周期)的时钟信号CLK_1～3的情况。由于这种情况下，时钟信号CLK_1～3从低电平变化到高电平的时间为1nsec，所以使时钟信号CLK_1～3每次延迟1nsec即可。这样，可考虑时钟信号的上升时间、下降时间带来的影响来决定延迟时间。
(旁路电容器的其它配置例)
图18是表示本发明的实施方式中旁路电容器的其它配置例的示意图。在对每个输出IO邻近配置旁路电容器3_1、3_2、…、3_N方面，如用图2说明的那样。图2例示了使用倒相器的结构，而图18例示了使用运算放大器2_1的结构。运算放大器2_1的第1端连接到电源线L1，运算放大器2_1的第2端连接到GND线L2。在运算放大器2_1的后级设有IO单元4_1，而且通过PAD5_1连接其他器件。旁路电容器3_1的第1端连接到电源线L1，旁路电容器3_1的第2端连接到GND线L2。这里虽然着眼于旁路电容器3_1进行说明，但对于其他的旁路电容器3_2、……、3_N当然也是同样的。图19中表示这样的旁路电容器的详细配置例。当然，图19中的标号对应于图18中的标号。
如已经说明的那样，在本实施方式中，对每个输出IO邻近配置旁路电容器3_1、3_2、…、3_N。所谓邻近配置意味着使输出IO和旁路电容器之间的电阻值小。例如，通过使布线既短又粗，能够减小输出IO和旁路电容器之间的电阻值。
(半导体装置的应用例)
图20是表示本发明的实施方式中的半导体装置的应用例的示意图。具体地，图20的(a)是PC(个人计算机)31的本体的示意性正面图。图20的(b)是PC 31的本体的示意性背面图。图20的(c)是拆下了PC 31的本体侧面部分的壳体后的状态的示意性立体图。图20的(d)是PC 31的本体上所搭载的母板32的示意性平面图。
在母板32上安装有CPU或时钟发生器等各种器件。本实施方式中的半导体装置能够适用于在母板32上安装的时钟发生器。即，如图21中虚线箭头所示，CPU41通过PCIExpress(新一代PCI总线接口)与IO芯片42、SD卡43、FPGA(现场可编程门阵列)44、PCI插槽45、46等连接。在PCI插槽45、46中安装有网卡、SCSI卡、声卡等。在这样的情况下，有必要向CPU41或IO芯片42等各种器件输入由PCI Express规定的时钟信号。也就是说，如图21中的实线箭头所示，时钟发生器47输入在CPU41或IO芯片42等各种器件上获得同步的时钟信号CLK_OUT。如果在这样的时钟发生器47中应用本实施方式的半导体装置，则能够向CPU41或IO芯片42等各种器件输入改善了输出波形失真的时钟信号CLK_OUT。
图22是表示本发明的实施方式中的半导体装置的其它应用例的图。具体地，图22的(a)是汽车导航系统50的示意性正面图。汽车导航系统50具有本体51和附属部件52。本体51可以安装在台架座53上。图22的(b)是台架座53的示意性正面图；图22的(c)是台架座53的示意性侧面图，图22的(d)是台架座53的示意性背面图。这样汽车导航系统50中所装载的时钟发生器也能够适用本实施方式的半导体装置。具体的结构与PC31的情况(图21)是同样的。此外，本实施方式中的半导体装置能够适用于医疗设备、娱乐设备、嵌入式系统等的电子设备。
如上所述，根据本发明的实施方式的半导体装置，通过对于多个时钟信号给予规定的延迟时间，可以将各时钟信号的上升及下降定时分散，降低多个时钟信号对共用的电源的负荷。也就是说，能够不用像原来那样对每个时钟信号的输出配备单独的电源，而以简单的结构改善时钟信号的输出波形失真。
具体地，本发明的实施方式中的半导体装置包括：对于多个时钟信号给予规定的延迟时间的延迟单元1，以及输出由延迟单元延迟的多个时钟信号的输出IO。由此，能够以简单的结构改善时钟信号的输出波形失真。
此外，输出IO包括将极性相反的2个差动时钟对输出的运算放大器2_1、2_2、…、2_N。由此，能够从各输出端子输出正向时钟信号和反向时钟信号。
此外，输出IO也可以包括将时钟信号单个输出的倒相器。也就是说，不仅差动输出，倒相器输出也是有效手段。
此外，在多个时钟信号的数为N的情况下，延迟单元1使各个时钟信号每次延迟输入时钟信号CLK-1的1/2N周期。由此，能够使各个时钟信号的上升及下降定时均匀地分散。
此外，在多个时钟信号的数为N的情况下，延迟单元1将延迟时间相同的N-1个延迟门1_1、1_2、……、1_N-1级联状地连接。这样的话，可以简单的结构对于N个时钟信号给予规定的延迟时间。
此外，在多个时钟信号的数为N的情况下，延迟单元1也可以将延迟时间不同的延迟门并联地设置。由此，能够对于N个时钟信号给予规定的延迟时间。
此外，延迟单元1能够给予相当于从输出IO输出的时钟信号从低电平变到高电平、或者从高电平变到低电平的变动时间段延迟时间。由此，可考虑时钟信号的上升时间、下降时间造成的影响来决定延迟时间。
此外，对每个输出IO邻近配置旁路电容器3_1、3_2、…、3_N。由此，就能够实现快速响应。
此外，输出IO和旁路电容器3_1、3_2、……、3_N之间的电阻值小。由此，对每个输出IO邻近配置旁路电容器3_1、3_2、……、3_N时，可获得更好的效果。
此外，本发明不仅能作为半导体装置实现，还能作为以包括这样的半导体装置特征的处理部分为步骤的输出波形失真的改善方法实现，而且还能够作为在计算机上执行这些步骤的程序实现。当然，这些程序能通过CD-ROM等存储介质或因特网等传输介质来分发。
此外，本发明当然包含这里未记载的各种各样的实施方式。因此，本发明的技术范围根据上述说明仅由合适的权利要求范围中的发明特定事项来确定。
工业实用性
本发明的半导体装置以及输出波形失真的改善方法，可适用于需要输出同一频率的多个时钟信号的电子设备。具体地，可适用于个人计算机、汽车导航系统、医疗设备、娱乐设备、嵌入式系统。
Claims (11)
1.一种半导体装置，其特征在于，包括：
延迟单元，对于预定频率的输入时钟信号给予规定的延迟时间，输出与所述时钟信号同一频率的多个中间时钟信号；
多个输出IO，根据由所述延迟单元延迟的所述多个中间时钟信号延迟动作，分别输出多个延迟时钟信号；
共用电源，向所述多个输出IO的电源线共用地分别供给用于使所述多个输出IO动作的电力；以及
多个旁路电容器，分别连接在所述多个输出IO的电源线和地线之间，将根据所述多个中间时钟信号延迟动作的所述多个输出IO分别独立地旁路，
降低对所述共用电源的负荷。
2.权利要求1所述的半导体装置，其特征在于：
所述输出IO包括将使极性反向的2个差动时钟对输出的运算放大器。
3.权利要求1所述的半导体装置，其特征在于：
所述输出IO包括将单个所述时钟信号输出的倒相器。
4.权利要求1所述的半导体装置，其特征在于：
所述延迟单元在所述多个中间时钟信号的数为N的情况下，使各个中间时钟信号每次延迟所述输入时钟信号的1/2N周期。
5.权利要求1所述的半导体装置，其特征在于：
所述延迟单元在所述多个中间时钟信号的数为N的情况下，通过将延迟时间相同的N-1个延迟元件级联状地连接构成，对于N个时钟信号给予规定的延迟时间。
6.权利要求1所述的半导体装置，其特征在于：
所述延迟单元在所述多个中间时钟信号的数为N的情况下，通过将延迟时间不同的延迟门并联地设置，对于N个时钟信号给予规定的延迟时间。
7.权利要求1所述的半导体装置，其特征在于：
所述延迟单元给予相当于在从所述输出IO输出的时钟信号从低电平变到高电平或者从高电平变到低电平的时间量的延迟时间。
8.权利要求1所述的半导体装置，其特征在于：
还对每个所述输出IO邻近配置所述旁路电容器。
9.一种包括半导体装置的电子设备，其特征在于，所述半导体装置包括：
延迟单元，对于预定频率的输入时钟信号给予规定的延迟时间，输出与所述时钟信号同一频率的多个中间时钟信号；
多个输出IO，根据由所述延迟单元延迟的所述多个中间时钟信号延迟动作，分别输出多个延迟时钟信号；
共用电源，向所述多个输出IO的电源线共用地分别供给用于使所述多个输出IO动作的电力；以及
多个旁路电容器，分别连接在所述多个输出IO的电源线和地线之间，将根据所述多个中间时钟信号延迟动作的所述多个输出IO分别独立地旁路，
降低对所述共用电源的负荷。
10.权利要求9中记载的电子设备，其特征在于：
所述电子设备为个人计算机。
11.权利要求9中记载的电子设备，其特征在于：
所述电子设备为汽车导航系统。
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