TWI558105B - 半導體裝置、及電子機器 - Google Patents

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TWI558105B
TWI558105B TW101111542A TW101111542A TWI558105B TW I558105 B TWI558105 B TW I558105B TW 101111542 A TW101111542 A TW 101111542A TW 101111542 A TW101111542 A TW 101111542A TW I558105 B TWI558105 B TW I558105B
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藤原正勇
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羅姆股份有限公司
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Description

半導體裝置、及電子機器
本發明係關於一種輸入特定頻率之輸入時脈信號並輸出同一頻率之複數個時脈信號之半導體裝置、電子機器、及輸出波形失真改善方法。
一般而言，電子機器中需要複數個時脈信號，故而已知有輸出同一頻率之複數個時脈信號之裝置(參照專利文獻1、2)。然而，若同時輸出複數個頻率完全相同之時脈信號，則對電源之負荷變大，而成為時脈信號之輸出波形失真之主要因素。因此，已知有如圖23所示，針對每個時脈信號之輸出配備電源之方法；或者如圖24所示，針對每個時脈信號之輸出內置調節器之方法等。根據該等方法，由於針對每個時脈信號之輸出配備個別之電源，故而可改善時脈信號之輸出波形失真。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開平6-28056號公報
[專利文獻2]日本專利特開2002-176343號公報
然而，上述先前技術雖可改善時脈信號之輸出波形失真，但現實中難以採用。例如，於針對每個時脈信號之輸出配備電源之方法中，若電源之接腳數無餘裕，則無法採 用。另一方面，於針對每個時脈信號之輸出內置調節器之方法中，存在因電路面積變大而關係到成本上升之問題。
本發明係為解決上述課題而完成者，其目的在於提供一種能夠以簡單之構成改善時脈信號之輸出波形失真之半導體裝置、電子機器、及輸出波形失真改善方法。
用以達成上述目的之本發明之一態樣係提供一種半導體裝置，其包括：輸入部，其輸入特定頻率之輸入時脈信號；及延遲部，其相對於上述輸入時脈信號，對上述時脈信號賦予用以降低對共用電源之負荷的特定之延遲時間而使其延遲，藉此生成同一頻率之複數個時脈信號。
又，本發明之另一態樣係提供一種輸出波形失真改善方法，其係輸出時脈信號時之輸出波形失真改善方法，且包含如下步驟：輸入特定頻率之輸入時脈信號；及相對於上述輸入時脈信號，對上述時脈信號賦予用以降低對共用電源之負荷的特定之延遲時間而使其延遲，藉此生成同一頻率之複數個時脈信號。
又，本發明之又一態樣係提供一種電子機器，其包括上述半導體裝置。
根據本發明，可提供一種能夠以簡單之構成改善時脈信號之輸出波形失真之半導體裝置、電子機器、及輸出波形失真改善方法。
以下，參照圖式對本發明之實施形態進行詳細說明。
(半導體裝置之構成例)
圖1係本發明之實施形態之半導體裝置之構成圖。如圖1所示，該半導體裝置係輸入特定頻率之輸入時脈信號CLK(Clock)-I並輸出同一頻率之N個時脈信號CLK1~CLKN之裝置，且採用以下構成。
首先，延遲部1係為了改善時脈信號之輸出波形失真而對複數個時脈信號賦予特定之延遲時間者。具體而言，將延遲時間相同之N-1個延遲閘1_1、1_2、...、1_N-1連接構成為級聯(cascade)狀。
自輸入部輸入之輸入時脈信號CLK-I經由緩衝器13輸入至延遲閘1_1。來自各延遲閘1_1、1_2、...之輸出係作為時脈信號CLK2、CLK3、...輸入至後段之各延遲閘1_2、1_3、...。
輸入時脈信號CLK-I及時脈信號CLK2~CLKN輸入至各運算放大器2_1、2_2、...、2_N。藉此，各運算放大器2_1、2_2、...、2_N將使極性反轉之2個差動時脈對(正轉時脈信號及反轉時脈信號)自各輸出端子輸出。
於運算放大器2_1、2_2、...、2_N之後段，設置有用以防止靜電破壞之IO(Input/Output，輸入/輸出)部4_1、4_2、...、4_N。具體而言，該IO部4_1、4_2、...、4_N為時脈線與電源間之二極體以及時脈線與GND(ground，接地)線間之二極體。於調節器11之輸出端子中亦設置有作為保護元件之IO部4_0。於以下說明中，存在將運算放大 器2_1、2_2、...、2_N與IO部4_1、4_2、...、4_N總括稱為「輸出IO」之情形。
(旁路電容器之配置例)
於本實施形態中，如圖1所示，針對每個輸出IO近接配置有旁路電容器3_1、3_2、...、3_N(下文進行敍述)。將旁路電容器3_1之具體之配置例示於圖2。於圖2中，14為P型MOS(Metal Oxide Semiconductor，金屬氧化物半導體)之FET(Field Effect Transistor，場效應電晶體)，15為N型MOS之FET。FET14之閘極與FET15之閘極連接，FET14之汲極與FET15之汲極連接。FET14之源極連接於電源線(Vdd線)L1，FET15之源極連接於GND線(Vss線)L2。由FET14與FET15構成反相器。旁路電容器3_1之第1端連接於電源線L1，旁路電容器3_1之第2端連接於GND線L2。旁路電容器3_1之電容可任意設定。關於其他旁路電容器3_2、...、3_N亦相同。
具體而言，圖1所示之調節器11為LDO(Low Drop Out，低壓降)。為了使LDO之電壓固定地保持為某種程度，而於外部設置旁路電容器12。連接於輸出端子之導線中有時存在寄生之線圈成分。該線圈成分於阻礙高速成分之方向上發揮作用，故而旁路電容器較佳為設置於線圈成分更小之部位。因此，於本實施形態中，如圖2所示，將旁路電容器設置於電源與輸出IO之間且接近輸出IO之位置。
(延遲動作)
以下，對此種半導體裝置使時脈信號延遲時之動作進行 詳細說明。
首先，輸入時脈信號CLK-I並未延遲而作為2個差動時脈對之時脈信號CLK1自輸出端子輸出，並且輸入至延遲閘1_1。使輸入至延遲閘1_1之輸入時脈信號CLK-I延遲特定時間(例如1 psec)，而形成時脈信號CLK2。該時脈信號CLK2與時脈信號CLK1相比延遲特定時間。
繼而，由延遲閘1_1生成之時脈信號CLK2係作為2個差動時脈對之時脈信號CLK2自輸出端子輸出，並且輸入至延遲閘1_2。進而使輸入至延遲閘1_2之時脈信號CLK2延遲特定時間，而形成時脈信號CLK3。該時脈信號CLK3與時脈信號CLK2相比延遲特定時間，且與時脈信號CLK1相比延遲特定時間之兩倍之時間。
繼而，由延遲閘1_2生成之時脈信號CLK3係作為2個差動時脈對之時脈信號CLK3自輸出端子輸出，並且輸入至延遲閘1_3。進而使輸入至延遲閘1_3之時脈信號CLK3延遲特定時間，而形成時脈信號CLK4。該時脈信號CLK4與時脈信號CLK3相比延遲特定時間，且與CLK2相比延遲特定時間之兩倍之時間，進而與時脈信號CLK1相比延遲特定時間之3倍之時間。
之後，利用後段之延遲閘1_4~1_N-1之各者依次延遲時脈信號CLK4、CLK5、...、CLKN-1。藉此，與時脈信號CLK1相比延遲特定時間之4倍、5倍、...、N-1倍之時間的時脈信號CLK5、CLK6、...、CLKN自各輸出端子輸出。
(延遲時間之決定方法)
繼而，對延遲時間之決定方法進行說明。於輸出N個時脈信號CLK1~CLKN之情形時，每1個延遲閘之延遲時間較佳為設為輸入時脈信號CLK-I之1/2N週期。即，將第1段時脈信號CLK1之延遲時間設為0，使第2段以後之時脈信號CLK2~CLKN分別各延遲輸入時脈信號CLK-I之1/2N週期。以下，根據圖3對此方面進行詳細說明。
圖3(a)係表示輸出1個時脈信號之情形。於該情形時，無需使時脈信號延遲，故省略說明。
圖3(b)係表示輸出2個時脈信號之情形。如該圖所示，於輸出2個時脈信號之情形時，與第1段時脈信號相比，使第2段時脈信號延遲1/(2×2)週期即1/4週期。藉此，以第1段時脈信號上升之時點為基準，於1/4週期後、2/4週期後、3/4週期後、...之時序，任一時脈信號均上升或下降。
圖3(c)係表示輸出3個時脈信號之情形。如該圖所示，於輸出3個時脈信號之情形時，與第1段時脈信號相比，使第2段時脈信號延遲1/(2×3)週期即1/6週期。同樣地，與第2段時脈信號相比，使第3段時脈信號延遲1/6週期。藉此，以第1段時脈信號上升之時點為基準，於1/6週期後、2/6週期後、3/6週期後、...之時序，任一時脈信號均上升或下降。
圖3(d)係表示輸出4個時脈信號之情形。如該圖所示，於輸出4個時脈信號之情形時，與第1段時脈信號相比，使第2段時脈信號延遲1/(2×4)週期即1/8週期。同樣地，與第2段時脈信號相比，使第3段時脈信號延遲1/8週期。進 而，與第3段時脈信號相比，使第4段時脈信號延遲1/8週期。藉此，以第1段時脈信號上升之時點為基準，於1/8週期後、2/8週期後、3/8週期後、...之時序，任一時脈信號均上升或下降。
如此，只要使各時脈信號各延遲1/2N週期，則可使各時脈信號之上升及下降之時序均等地分散。其結果，對電源之負荷降低，從而可改善時脈信號之輸出波形失真。
(模擬之結果)
繼而，對模擬之結果進行說明。此處，為研究最大幅度降低對電源之負荷之延遲時間，而使用圖4及圖5所示之電路進行模擬。即，如圖4所示，例示了輸出同一頻率(100 MHz)之5個正轉時脈信號out1~5與反轉時脈信號out1b~5b，並藉由外部電源供給所有IO電源之情形。作為延遲部1，如圖4之左側所示，使用縱向配置為5段之理想電源。圖5所示之電路相當於各運算放大器2_1、2_2、...、2_N，位於該圖之右上之C3相當於旁路電容器3_1、3_2、...、3_N。
圖6係表示將每1個延遲閘之延遲時間設定為0 psec之情形。圖6(a)表示電源電位，圖6(b)表示5個正轉時脈信號out1~5，圖6(c)表示5個反轉時脈信號out1b~5b。如圖6(b)(c)所示，於延遲時間為0 psec之情形時，各時脈信號之上升及下降之時序一致。因此，如圖6(a)所示，可知電源電位產生較大變動。
圖7係表示延遲時間為100 psec之情形。如該圖所示，於 延遲時間為100 psec之情形時，各時脈信號之上升及下降之時序延遲100 psec。藉此，電源電位之變動之幅度雖較少但仍減少。之後，將延遲時間每增加100 psec地設定而研究電源電位之變動。將各測定結果示於圖7至圖16。
如該等圖所示，將延遲時間設定為越長，則電源電位之變動越小。而且，如圖16所示，於延遲時間為1000 psec之情形時，電源電位大致固定於800 mV附近。又，此處雖未圖示，但若將延遲時間進而增加100 psec而設定為1100 psec，則與延遲時間為1000 psec之情形相比，電源電位之變動變大。即，如圖4及圖5所示之電路中，若將每1個延遲閘之延遲時間設定為1000 psec，則可最大幅度降低對電源之負荷。
再者，此處使延遲時間相同之N-1個延遲閘連接為級聯狀，但本發明並不限定於此。即，亦可並列設置延遲時間不同之延遲閘，或者組合兩者。亦可使用其他延遲元件以代替延遲閘。
又，此處對N個時脈信號賦予特定之延遲時間，但如上所述，無需對第1段時脈信號CLK1賦予延遲時間。於該情形時可將特定之延遲時間考慮為0。當然，亦可對第1段時脈信號CLK1賦予與第2段以後之時脈信號CLK2~CLKN相同之延遲時間。
又，每1個延遲閘之延遲時間係設為輸入時脈信號CLK-I之1/2N週期，但並非必需滿足該條件。即，該延遲時間視需要可進行適當變更。
(延遲時間之另一決定方法)
圖17係表示延遲時間之另一決定方法之圖。此處，如圖17(a)所示，表示有時脈IC(integrated circuit，積體電路)(本半導體裝置)20將輸入時脈信號CLK_IN作為時脈信號CLK_OUT輸出，並將該時脈信號CLK_OUT輸入至應驅動之裝置30之情況。於該情形時，於時脈IC20與裝置30之間存在PCB(Printed Circuit Board，印刷電路板)圖案等之寄生電容器C1，又，於裝置30中亦存在閘極電容C2。因此，如圖17(b)之T1所示，由於自Vdd對寄生電容器C1等進行充電，故而對電源之負荷變大。如該圖中以虛線所示，寄生電容器C1等越大，該傾向越顯著。因此，只要賦予時脈信號CLK_OUT自低位準變動至高位準(或者自高位準變動至低位準)之時間T1量之延遲時間即可。例如，圖17(c)係表示將100 MHz(=10 nsec週期)之3個時脈信號CLK_1~3輸出之情形。於該情形時，時脈信號CLK_1~3自低位準變動至高位準之時間為1 nsec，故而只要使時脈信號CLK1~3分別延遲1 nsec即可。如此，亦可考慮因時脈信號之上升時間、下降時間所致之影響來決定延遲時間。
(旁路電容器之另一配置例)
圖18係表示本發明之實施形態之旁路電容器之另一配置例之圖。針對每個輸出IO近接配置旁路電容器3_1、3_2、...、3_N之方面係如使用圖2說明般。圖2例示使用有反相器之構成，而圖18則例示使用有運算放大器2_1之構成。運算放大器2_1之第1端連接於電源線L1，運算放大器 2_1之第2端連接於GND線L2。於運算放大器2_1之後段設置有IO部4_1，進而經由PAD5_1連接有其他裝置。旁路電容器3_1之第1端連接於電源線L1，旁路電容器3_1之第2端連接於GND線L2。此處，著眼於旁路電容器3_1進行說明，當然，關於其他旁路電容器3_2、...、3_N亦相同。將此種旁路電容器之詳細之配置例示於圖19。當然，圖19中之符號對應於圖18中之符號。
如已說明般，於本實施形態中，針對每個輸出IO近接配置有旁路電容器3_1、3_2、...、3_N。所謂近接配置係指減小輸出IO與旁路電容器之間的電阻值。例如，可藉由縮短或加粗配線而減小輸出IO與旁路電容器之間的電阻值。
(半導體裝置之應用例)
圖20係表示本發明之實施形態之半導體裝置之應用例之圖。具體而言，圖20(a)係PC(personal computer，個人電腦)31之本體之示意性前視圖。圖20(b)係PC31之本體之示意性後視圖。圖20(c)係卸除PC31之本體側面部之殼體之狀態之示意性立體圖。圖20(d)係搭載於PC31之本體上之母板32之示意性俯視圖。
於母板32上安裝有CPU(Central Processing Unit，中央處理單元)及時脈產生器等各種裝置。本實施形態之半導體裝置可應用於安裝在母板32上之時脈產生器。即，如圖21中以虛線箭頭所示，CPU41係藉由PCI Express(快速周邊組件互連技術)而與IO晶片42、SD(Secure Digital，安全數位)卡43、FPGA(Field Programmable Gate Array，場可程 式化閘陣列)44、PCI(Peripheral Component Interconnect，周邊組件互連)插槽45、46等連接。於PCI插槽45、46中安裝有網卡、SCSI(Small Computer System Interface，小型電腦系統介面)卡、音效卡等。於此種情形時，於CPU41及IO晶片42等各種裝置中，必需輸入由PCI Express所規定之時脈信號。即，時脈產生器47係如圖21中以實線箭頭所示，對CPU41及IO晶片42等各種裝置輸入已同步之時脈信號CLK_OUT。若將本實施形態之半導體裝置應用於此種時脈產生器47，則可將輸出波形失真經改善之時脈信號CLK_OUT輸入至CPU41或IO晶片42等各種裝置。
圖22係表示本發明之實施形態之半導體裝置之另一應用例之圖。具體而言，圖22(a)係汽車導航系統50之示意性前視圖。汽車導航系統50包括本體51與附屬零件52。本體51可安裝於支架53上。圖22(b)係支架53之示意性前視圖，圖22(c)係支架53之示意性側視圖，圖22(d)係支架53之示意性後視圖。在搭載於此種汽車導航系統50內之時脈產生器中，亦可應用本實施形態之半導體裝置。具體之構成係與PC31之情形(圖21)相同。另外，本實施形態之半導體裝置可應用於醫療機器、娛樂機器、嵌入式系統等電子機器中。
如上所述，根據本發明之實施形態之半導體裝置，藉由對複數個時脈信號賦予特定之延遲時間，而可使各時脈信號之上升及下降之時序分散，使複數個時脈信號降低對共用電源之負荷。即，無需如先前般針對每個時脈信號之輸 出配備個別之電源便能夠以簡單之構成改善時脈信號之輸出波形失真。
具體而言，本發明之實施形態之半導體裝置包括：延遲部1，其對複數個時脈信號賦予特定之延遲時間；及輸出IO，其將藉由延遲部1延遲之複數個時脈信號輸出。藉此，能夠以簡單之構成改善時脈信號之輸出波形失真。
又，輸出IO包括將使極性反轉之2個差動時脈對輸出之運算放大器2_1、2_2、...、2_N。藉此，可自各輸出端子輸出正轉時脈信號及反轉時脈信號。
又，輸出IO亦可包括單輸出時脈信號之反相器。即，不僅差動輸出，反相器輸出亦為有效之方法。
又，延遲部1係於將複數個時脈信號之個數設為N之情形時，使各時脈信號延遲輸入時脈信號CLK-I之1/2N週期。藉此，可使各時脈信號之上升及下降之時序均等地分散。
進而，延遲部1係於將複數個時脈信號之個數設為N之情形時，使延遲時間相同之N-1個延遲閘1_1、1_2、...、1_N-1連接為級聯狀。如此，能夠以簡單之構成對N個時脈信號賦予特定之延遲時間。
進而，延遲部1係於將複數個時脈信號之個數設為N之情形時，並列設置延遲時間不同之延遲閘。藉此，可對N個時脈信號賦予特定之延遲時間。
進而，延遲部1賦予自輸出IO輸出之時脈信號自低位準變動至高位準或者自高位準變動至低位準之時間量之延遲時間。藉此，可考慮因時脈信號之上升時間、下降時間所 致之影響來決定延遲時間。
進而，針對每個輸出IO近接配置旁路電容器3_1、3_2、...、3_N。藉此，可實現高速響應。
進而，輸出IO與旁路電容器3_1、3_2、...、3_N之間的電阻值較小。藉此，若針對每個輸出IO近接配置旁路電容器3_1，3_2、...、3_N，則可更獲得效果。
再者，本發明不僅可作為半導體裝置而實現，亦可作為以此種半導體裝置具備之特徵性之處理部為步驟的輸出波形失真改善方法而實現，或者作為使電腦實行該等步驟之程式而實現。此種程式當然可經由CD-ROM(Compact Disk-Read-Only Memory，緊密光碟-唯讀記憶體)等記錄媒體或網際網路等傳送媒體進行傳送。
又，當然，本發明包含此處未記載之多種實施形態等。因此，本發明之技術範圍根據上述說明係僅由適當之申請專利範圍之發明特定事項所決定。
[產業上之可利用性]
本發明之半導體裝置及其輸出波形失真改善方法可應用於必需輸出同一頻率之複數個時脈信號之電子機器中。具體而言，可應用於個人電腦、汽車導航系統、醫療機器、娛樂機器、嵌入式系統中。
1‧‧‧延遲部
1_1、1_2、...、1_N-1‧‧‧延遲閘
2_1、2_2、...、2_N‧‧‧輸出IO(運算放大器)
3_1、3_2、...、3_N‧‧‧旁路電容器
4_0‧‧‧IO部
4_1、4_2、...、4_N‧‧‧輸出IO(IO部)
11‧‧‧調節器
12‧‧‧外部旁路電容器
13‧‧‧緩衝器
31‧‧‧個人電腦
50‧‧‧汽車導航系統
CLK1~CLKN‧‧‧時脈信號
CLK-I‧‧‧輸入時脈信號
圖1係本發明之實施形態之半導體裝置之構成圖。
圖2係表示本發明之實施形態之旁路電容器之配置例之圖。
圖3係本發明之實施形態之每1個延遲閘之延遲時間之說明圖，(a)係表示輸出1個時脈信號之情形之圖，(b)係表示輸出2個時脈信號之情形之圖，(c)係表示輸出3個時脈信號之情形之圖，(d)係表示輸出4個時脈信號之情形之圖。
圖4係表示本發明之實施形態之模擬電路之圖。
圖5係表示本發明之實施形態之模擬電路之圖。
圖6係表示本發明之實施形態中延遲時間為0 psec之情形之圖，(a)係表示電源電位之圖，(b)係表示5個正轉時脈信號之圖，(c)係表示5個反轉時脈信號之圖。
圖7係表示本發明之實施形態中延遲時間為100 psec之情形之圖，(a)係表示電源電位之圖，(b)係表示5個正轉時脈信號之圖，(c)係表示5個反轉時脈信號之圖。
圖8係表示本發明之實施形態中延遲時間為200 psec之情形之圖，(a)係表示電源電位之圖，(b)係表示5個正轉時脈信號之圖，(c)係表示5個反轉時脈信號之圖。
圖9係表示本發明之實施形態中延遲時間為300 psec之情形之圖，(a)係表示電源電位之圖，(b)係表示5個正轉時脈信號之圖，(c)係表示5個反轉時脈信號之圖。
圖10係表示本發明之實施形態中延遲時間為400 psec之情形之圖，(a)係表示電源電位之圖，(b)係表示5個正轉時脈信號之圖，(c)係表示5個反轉時脈信號之圖。
圖11係表示本發明之實施形態中延遲時間為500 psec之情形之圖，(a)係表示電源電位之圖，(b)係表示5個正轉時脈信號之圖，(c)係表示5個反轉時脈信號之圖。
圖12係表示本發明之實施形態中延遲時間為600 psec之情形之圖，(a)係表示電源電位之圖，(b)係表示5個正轉時脈信號之圖，(c)係表示5個反轉時脈信號之圖。
圖13係表示本發明之實施形態中延遲時間為700 psec之情形之圖，(a)係表示電源電位之圖，(b)係表示5個正轉時脈信號之圖，(c)係表示5個反轉時脈信號之圖。
圖14係表示本發明之實施形態中延遲時間為800 psec之情形之圖，(a)係表示電源電位之圖，(b)係表示5個正轉時脈信號之圖，(c)係表示5個反轉時脈信號之圖。
圖15係表示本發明之實施形態中延遲時間為900 psec之情形之圖，(a)係表示電源電位之圖，(b)係表示5個正轉時脈信號之圖，(c)係表示5個反轉時脈信號之圖。
圖16係表示本發明之實施形態中延遲時間為1000 psec之情形之圖，(a)係表示電源電位之圖，(b)係表示5個正轉時脈信號之圖，(c)係表示5個反轉時脈信號之圖。
圖17係表示本發明之實施形態中延遲時間之另一決定方法之圖，(a)係示意性電路圖，(b)係時脈信號自低位準變動至高位準之時間T1之說明圖，(c)係表示輸出100 MHz之3個時脈信號之情形之圖。
圖18係表示本發明之實施形態之旁路電容器之另一配置例之圖。
圖19係表示本發明之實施形態之旁路電容器之詳細之配置例之圖。
圖20係表示本發明之實施形態之半導體裝置之應用例之 圖，(a)係PC之本體之示意性前視圖，(b)係PC之本體之示意性後視圖，(c)係卸除PC之本體側面部之殼體之狀態之示意性立體圖，(d)係搭載於PC之本體上之母板之示意性俯視圖。
圖21係本發明之實施形態之母板之示意性方塊圖。
圖22係表示本發明之實施形態之半導體裝置之另一應用例之圖，(a)係汽車導航系統之示意性前視圖，(b)係支架之示意性前視圖，(c)係支架之示意性側視圖，(d)係支架之示意性後視圖。
圖23係先前之輸出波形失真改善方法之說明圖。
圖24係先前之輸出波形失真改善方法之說明圖。
1‧‧‧延遲部
1_1、1_2、...、1_N-1‧‧‧延遲閘
2_1、2_2、...、2_N‧‧‧輸出IO(運算放大器)
3_1、3_2、...、3_N‧‧‧旁路電容器
4_0‧‧‧IO部
4_1、4_2、...、4_N‧‧‧輸出IO(IO部)
11‧‧‧調節器
12‧‧‧外部旁路電容器
13‧‧‧緩衝器
CLK1~CLKN‧‧‧時脈信號
CLK-I‧‧‧輸入時脈信號

Claims (12)

  1. 一種半導體裝置，其特徵在於包括：延遲部，其相對於特定頻率之輸入時脈信號賦予特定之延遲時間，而輸出與上述輸入時脈信號同一頻率之複數個中間時脈信號；複數個輸出IO，其根據由上述延遲部所延遲後的上述複數個中間時脈信號而延遲地動作，分別輸出複數個延遲時脈信號；共用電源，其向上述複數個輸出IO之電源線共用地提供用於分別使上述複數個輸出IO動作的電力；及複數個旁路電容器，其分別連接於上述複數個輸出IO之電源線與接地線之間，而將根據上述複數個中間時脈信號而延遲地動作之上述複數個輸出IO分別獨立地進行旁路(bypass)；且使對於上述共用電源之負荷降低。
  2. 如請求項1之半導體裝置，其中上述輸出IO包括輸出使極性反轉之2個差動時脈對之運算放大器。
  3. 如請求項1之半導體裝置，其中上述輸出IO包括單輸出上述時脈信號之反相器。
  4. 如請求項1之半導體裝置，其中上述延遲部係於將上述複數個中間時脈信號之個數設為N之情形時，使各個中間時脈信號延遲上述輸入時脈信號之1/2N週期。
  5. 如請求項1之半導體裝置，其中上述延遲部係於將上述複數個中間時脈信號之個數設為N之情形時，藉由將延 遲時間相同之N-1個延遲元件連接構成為級聯狀，而對N個時脈信號賦予特定之延遲時間。
  6. 如請求項1之半導體裝置，其中上述延遲部係於將上述複數個中間時脈信號之個數設為N之情形時，藉由並列設置延遲時間不同之延遲閘，而對N個時脈信號賦予特定之延遲時間。
  7. 如請求項1之半導體裝置，其中上述延遲部賦予自上述輸出IO輸出之時脈信號自低位準變動至高位準或者自高位準變動至低位準之時間量之延遲時間。
  8. 如請求項1之半導體裝置，其中進而針對每個上述輸出IO近接配置上述旁路電容器。
  9. 如請求項1之半導體裝置，其中上述輸出IO與上述旁路電容器之間的電阻值較小。
  10. 一種電子機器，其特徵在於包括如請求項1至9中任一項之半導體裝置。
  11. 如請求項10之電子機器，其中上述電子機器為個人電腦。
  12. 如請求項10之電子機器，其中上述電子機器為汽車導航系統。
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