JPH06268490A

JPH06268490A - 遅延時間発生装置

Info

Publication number: JPH06268490A
Application number: JP5055887A
Authority: JP
Inventors: Akifumi Muto; 明文武藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-03-16
Filing date: 1993-03-16
Publication date: 1994-09-22

Abstract

(57)【要約】【目的】本発明は遅延時間発生装置に関し、遅延時間
の分解能を小さく、しかも、大きな遅延時間を制御する
場合であっても、少ない素子により回路を構成し小型化
を図ること、及び、高精度な遅延時間を発生することを
目的とする。【構成】位相検出手段１１，比較出力手段１２及び制
御手段１３を具備し、トリガ信号ＳＴ，ｍ個の位相差検
出用信号Ｓｍ及び相区分データＲｎ〔ｎ＝１〜ｎ〕に基
づいて位相差データＤｆｍ〔ｍ＝１〜ｍ〕を検出し、ト
リガ信号ＳＴの入力時刻から任意に可変遅延した遅延パ
ルス信号Ｓout を出力する装置であって、制御手段１３
が、少なくとも、基準信号ＣLKに基づいて位相差検出用
信号Ｓｍ〔ｍ＝１〜ｍ〕を生成する信号発生部13Ａと、
トリガ信号ＳＴに基づいて相区分データＲｎ〔ｎ＝１〜
ｎ〕を発生する相区分検出部13Ｂと、基準信号ＣLK，相
区分データＲｎ〔ｎ＝１〜ｎ〕及び遅延設定データＤＡ
に基づいて出力制御信号ＳＣを発生する可変出力制御部
13Ｃから成ることを含み構成する。

Description

【発明の詳細な説明】

【０００１】〔目次〕産業上の利用分野従来の技術（図18）発明が解決しようとする課題課題を解決するための手段（図１）作用実施例（１）第１の実施例の説明（図２〜16）（２）第２の実施例の説明（図17）発明の効果

【０００２】

【産業上の利用分野】本発明は、遅延時間発生装置に関
するものであり、更に詳しく言えば、トリガ信号をプロ
グラマブルに遅延したパルス信号を出力する装置の改善
に関するものである。近年、半導体集積回路（以下ＬＳ
Ｉという）装置の高集積化，高密度化に伴い、電子ビー
ム装置や光ビームサンプリング測定装置等のＬＳＩ試験
装置が使用され、被測定波形の測定位相を設定する際
に、被測定波形に同期したトリガ信号に基づいて可変遅
延パルス信号を出力する遅延時間発生装置が使用され
る。

【０００３】これによれば、互いに遅延時間の異なるｍ
個の遅延線路を複数個並列に接続し、どの遅延線路を信
号を通るかを選択することにより、所定の遅延時間を得
る方式、又は、アナログ的なランプ波形回路とアナログ
コンパレータを用いた方式，あるいは、これらを組合わ
せた方式が採られている。しかし、使用素子数の増加に
より、物理的なサイズが大きくなったり、遅延時間の分
解能を小さくし、大きな遅延時間を制御しようとする要
求があった場合に、遅延時間の発生精度が悪くなる。

【０００４】そこで、遅延時間の分解能を小さく、しか
も、大きな遅延時間を制御する場合であっても、少ない
素子により回路を構成しその小型化を図ること、及び、
高精度な遅延時間を発生することができる装置が望まれ
ている。

【０００５】

【従来の技術】図17は、従来例に係る説明図である。図
17（ａ）は、遅延線路を利用した遅延時間発生器の構成
図であり、図17（ｂ）は、その他の遅延時間発生器の構
成要素を説明する図をそれぞれ示している。例えば、電
子ビーム装置や光ビームサンプリング測定装置に使用さ
れる遅延時間発生器は、図17（ａ）において、Ｎ段の遅
延選択回路ＤL1〜ＤLNが従属接続されて成り、互いに遅
延時間の異なるｍ個（ｍ＝１０の例を示す）の遅延線路
ＬN0〜ＬN9を複数個並列に接続し、どの遅延線路ＬN0〜
ＬN9に信号が通るかを選択することにより、所定の遅延
時間を得る方式である。

【０００６】すなわち、第１桁目の遅延選択回路ＤL1は
トリガ信号ＳＴ，第１桁選択信号SS１に基づいて遅延線
路Ｌ10〜Ｌ19を選択する選択回路１と、遅延時間の異な
る１０個の遅延線路Ｌ10〜Ｌ19と、遅延線路Ｌ10〜Ｌ19
の遅延出力の論理和を出力するＯＲ回路２から成る。ま
た、第Ｎ桁目の遅延選択回路ＤLNは第Ｎ−１桁目の遅延
選択回路ＤLN−１の遅延出力を入力とし、第Ｎ桁選択信
号SSＮに基づいて遅延線路ＬN0〜ＬN9を選択する選択回
路１と、１０個の遅延線路ＬN0〜ＬN9と、遅延線路ＬN0
〜ＬN9の遅延出力の論理和を出力するＯＲ回路２から成
る。

【０００７】当該発生器の機能は継続接続されたＮ段の
遅延選択回路ＤL1〜ＤLNの第１桁目の遅延選択回路ＤL1
に、トリガ信号ＳＴ及び第１桁選択信号SS１が入力され
ると、該第１桁選択信号SS１基づいて選択回路１により
１０個の遅延線路Ｌ10〜Ｌ19から該当する線路が選択さ
れ、トリガ信号ＳＴを遅延線路Ｌ10〜Ｌ19によって、所
定時間遅延した遅延出力がＯＲ回路２から第２桁目の遅
延選択回路ＤL2に出力される。

【０００８】これにより、順次，第２桁目の遅延選択回
路ＤL2以下において、第２桁選択信号SS２に基づいて遅
延線路Ｌ10〜Ｌ19が選択され、最終的に第Ｎ桁目の遅延
選択回路ＤLNにおいては、第Ｎ−１桁目の遅延選択回路
ＤLN−１の遅延出力が第Ｎ桁選択信号SSＮに基づいて、
選択回路１により選択された遅延線路ＬN0〜ＬN9により
所定時間遅延した遅延出力がＯＲ回路２から遅延出力信
号Ｄout が出力される。

【０００９】図17（ｂ）は、その他の遅延時間発生器の
構成要素を説明する図であり、アナログ処理により遅延
出力信号を得る方式を示しており、ランプ波形発生回路
３，Ｄ／Ａ変換器４及びアナログコンパレータ５から成
る。当該発生器の機能は，例えば、Ｎ段のアナログ遅延
時間発生部が継続接続された初段のランプ波形発生回路
３にトリガ信号ＳＴが入力されると、該トリガ信号ＳＴ
に基づいてランプ波形が発生され、それがアナログコン
パレータ５に出力される。一方、遅延設定データＤATA
がＤ／Ａ変換器４によりＤ／Ａ変換され、そのアナログ
遅延設定信号がアナログコンパレータ５に出力されるこ
とで、ランプ波形と該設定信号とが比較出力される。こ
れにより、Ｎ段目のアナログコンパレータ５から遅延出
力信号が出力される。

【００１０】

【発明が解決しようとする課題】ところで従来例の遅延
時間発生器によれば、図17（ａ），（ｂ）に示すように
互いに遅延時間の異なるｍ個の遅延線路を複数個並列
に接続し、どの遅延線路を信号を通るかを選択すること
により、所定の遅延時間を得る第１の方式、又は、ア
ナログ的なランプ波形発生回路とアナログコンパレータ
を用いた第２の方式，あるいは、これらを組合わせた方
式が採られている。

【００１１】このため、第１の方式では使用素子数の増
加により、物理的なサイズが大きくなるという欠点があ
る。また、第２の方式では遅延時間の分解能を小さく
し、大きな遅延時間を制御しようとする要求があった場
合に、遅延時間の発生精度が悪くなる。なお、ある桁以
上の遅延時間を得る場合であって、素子数を抑えるべ
く、リングオシレータとカウンタによるカウント遅延に
よる方法が考えられる。しかし、リングオシレータ部の
ジッタがカウント遅延回数に比例して最終遅延出力のジ
ッタとなるため、遅延時間の発生精度が悪くなるという
問題がある。

【００１２】また、トリガ信号ＳＴと固定周波数の発生
器による基準信号との位相差をコンデンサの充電電圧と
して記憶保持し、発振器の出力の所定のカウント後に、
再度コンデンサの充電を開始して所定の値に達したとき
に、遅延出力を発生する方法がある。しかし、当該方法
ではコンデンサのリークにより、大きな遅延時間を得よ
うとすると、遅延時間の発生精度が悪くなるという問題
がある。

【００１３】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、遅延時間の分解能を小さく、しか
も、大きな遅延時間を制御する場合であっても、少ない
素子により回路を構成し小型化を図ること、及び、高精
度な遅延時間を発生することが可能となる遅延時間発生
装置の提供を目的とする。

【００１４】

【課題を解決するための手段】図１（ａ），（ｂ）は、
本発明に係る遅延時間発生装置の原理図を示している。
本発明の遅延時間発生装置は図１（ａ）に示すように、
位相検出手段１１，比較出力手段１２及び制御手段１３
を具備し、トリガ信号ＳＴ，ｍ個の位相差検出用信号Ｓ
ｍ及び相区分データＲｎ〔ｎ＝１〜ｎ〕に基づいて位相
差データＤｆｍ〔ｍ＝１〜ｍ〕を検出し、トリガ信号Ｓ
Ｔの入力時刻から任意，例えば、基準信号周期の任意の
整数倍の時間だけ、可変遅延した遅延パルス信号Ｄout
を出力する装置であって、前記制御手段１３が、少なく
とも、基準信号ＣLKに基づいて位相差検出用信号Ｓｍ
〔ｍ＝１〜ｍ〕を生成する信号発生部13Ａと、前記トリ
ガ信号ＳＴに基づいて相区分データＲｎ〔ｎ＝１〜ｎ〕
を発生する相区分検出部13Ｂと、前記基準信号ＣLK，相
区分データＲｎ及び遅延設定データＤＡに基づいて出力
制御信号ＳＣｎ〔ｎ＝１〜ｎ〕を発生する可変出力制御
部13Ｃから成ることを特徴とする。

【００１５】なお、本発明の遅延時間発生装置におい
て、前記位相検出手段１１が、トリガ信号ＳＴと位相差
検出用信号Ｓｍとに基づいて位相差データＤｆｍを出力
するｍ個の位相検出部Ｆｍ〔ｍ＝１〜ｍ〕と、前記位相
差データＤｆｍを相区分データＲｎ〔ｎ＝１〜ｎ〕に基
づいて出力するデータ選択部11Ａから成ることを特徴と
する。

【００１６】また、本発明の遅延時間発生装置におい
て、前記相区分データＲｎが、一周期をｋ相に分割した
基準信号ＣLKに対するトリガ信号ＳＴの入力遷移点の検
出に基づいて発生されることを特徴とする。さらに、本
発明の遅延時間発生装置において、前記比較出力手段１
２の後段に、遅延微調整データＤＢに基づいて遅延パル
ス信号Ｄout の微調整をする遅延時間調整部１４や前記
制御手段１３に、基準信号ＣLKを発生する原発振器１５
が接続されることを特徴とし、上記目的を達成する。

【００１７】

【作用】本発明の遅延時間発生装置によれば、図１
（ａ）に示すように、制御手段１３が、信号発生部13
Ａ，相区分検出部13Ｂ及び可変出力制御部13Ｃから成
る。このため、原発振器１５から基準信号ＣLKが発生さ
れると、該基準信号ＣLKが信号発生部13Ａ，相区分検出
部13Ｂ及び可変出力制御部13Ｃに出力され、一方、トリ
ガ信号ＳＴが位相検出手段１１及び相区分検出部13Ｂに
供給される。これにより、位相検出手段１１では、トリ
ガ信号ＳＴ，ｍ個の位相差検出用信号Ｓｍ及び相区分デ
ータＲｎに基づいて位相差データＤｆｍが検出記憶さ
れ、トリガ信号ＳＴの入力時刻から基準信号周期の任意
の整数倍の時間だけ可変遅延した遅延パルス信号Ｄout
を比較出力手段１２から出力することができる。

【００１８】すなわち、制御手段１３の信号発生部13Ａ
により基準信号ＣLKに基づいて位相差検出用信号Ｓｍが
生成され、また、トリガ信号ＳＴと基準信号ＣLKとに基
づいて相区分データＲｎが相区分検出部13Ｂにより発生
される。例えば、一周期をｋ相に分割した基準信号ＣLK
に対するトリガ信号ＳＴの入力遷移点の検出に基づいて
相区分データＲｎが発生される。

【００１９】これにより、トリガ信号ＳＴと位相差検出
用信号Ｓｍとに基づいて位相差データＤｆｍが位相検出
手段１１のｍ個の位相検出部Ｆｍからデータ選択部11Ａ
に出力される。また、相区分データＲｎに基づいてデー
タ選択部11Ａから比較出力手段１２に位相差データＤｆ
ｍが選択出力される。ここで、基準信号ＣLK，相区分デ
ータＲｎ及び遅延設定データＤＡに基づいて発生された
出力制御信号ＳＣｎが可変出力制御部13Ｃから比較出力
手段１２に出力され、該出力制御信号ＳＣｎに基づいて
遅延パルス信号Ｄout を出力することができる。

【００２０】なお、比較出力手段１２の後段に接続され
た遅延時間調整部１４により、遅延微調整データＤＢに
基づいて遅延パルス信号Ｄout が微調整されて最終遅延
出力信号Ｄout が出力される。このことで、可変出力制
御部13Ｃを構成するカウンタの桁数を大きくするだけで
広範囲な遅延時間の制御をすることが可能となる。ま
た、原発振器１５の基準信号ＣLKの精度を高くすること
により、カウント遅延による遅延量が従来例の遅延方式
に比べて全体の遅延精度に影響を与えないため、小さな
遅延分解能でしかも広範囲の遅延時間の制御を精度良く
行うことが可能となる。

【００２１】これにより、遅延時間の分解能を小さく、
しかも、大きな遅延時間を制御する場合であっても、少
ない素子により回路を構成することができ、その小型化
を図ること、及び、高精度な遅延時間の遅延出力信号Ｄ
out を出力することが可能となる。

【００２２】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図２〜16は、本発明の実施例に係る遅
延時間発生装置を説明する図であり、図２は、本発明の
実施例に係る遅延時間発生器の構成図であり、図３
（ａ）はその入力トリガ相区分検出部の内部構成図であ
る。また、図３（ｂ）はその多相信号発生部の機能説明
図であり、図４は、そのトリガ信号と位相差検出用信号
との対応図である。さらに、図５〜８は入力トリガ相区
分検出部の動作波形図（その１〜４）であり、図９〜16
は当該遅延時間発生器の動作タイムチャートをそれぞれ
示している。

【００２３】例えば、電子ビーム装置や光ビームサンプ
リング測定装置に適用可能な遅延時間発生器は、図２に
おいて、大分解能遅延発生部２０，小分解能遅延発生部
２４から成る。すなわち、大分解能遅延発生部２０は位
相差検出部Ｆ１〜Ｆ４，位相差データ選択部21Ａ，Ｄ／
Ａ変換器21Ｂ，アナログコンパレータ22Ａ〜22Ｄ，スキ
ュー調整パルス整形部22Ｅ，多相信号発生部23Ａ，入力
トリガ相区分検出部23Ｂ，プログラマブルカウンタ23
Ｃ，キャリー信号遅延部23Ｄ，イネーブル信号作成部23
Ｅ及び発振器２５から成る。

【００２４】また、大分解能遅延発生部２０はトリガ信
号ＳＴと、該信号ＳＴに対して非同期なクロック信号Ｃ
LKとの位相差を検出し、該トリガ信号ＳＴの入力に基づ
いてクロック信号ＣLKをカウントし、それを基準にして
入力時のトリガ信号ＳＴの位相と同一位相であって、ク
ロック信号ＣLKの任意の整数倍の時間だけ遅れた遅延出
力信号Ｄout を出力するものである。

【００２５】位相差検出部Ｆ１〜Ｆ４及び位相差データ
選択部21Ａは位相検出手段１１を構成するものである。
４個の位相差検出部Ｆ１〜Ｆ４はｍ個の位相検出部Ｆｍ
〔相数ｍ＝４〕の一例であり、位相差検出部Ｆ１はトリ
ガ信号ＳＴの立ち上がりとクロック信号ＣLKの位相とを
位相差検出用信号Ｓ１を介して検出，すなわち、その位
相差をデジタル的に検出し、その位相差データＤｆ１を
位相差データ選択部21Ａに出力するものである。具体的
には、位相差検出部Ｆ１を高速な並列Ａ／Ｄ変換器によ
り構成し、トリガ信号ＳＴの立ち上がりに相当する位相
差検出用信号Ｓ１を電圧値に変換する。

【００２６】同様に、位相差検出部Ｆ２はトリガ信号Ｓ
Ｔと位相差検出用信号Ｓ２に基づいて位相差データＤｆ
２を出力するものであり、位相差検出部Ｆ３はトリガ信
号ＳＴと位相差検出用信号Ｓ３に基づいて位相差データ
Ｄｆ３を出力するものである。なお、位相差検出部Ｆ４
はトリガ信号ＳＴと位相差検出用信号Ｓ４に基づいて位
相差データＤｆ４を出力するものである。

【００２７】位相差データ選択部21Ａはデータ選択部11
Ａの一例であり、位相差データＤｆｍを相区分データＲ
ｎ〔ｎ＝Ａ〜Ｄ〕に基づいて出力するものである。な
お、Ｄ／Ａ変換器21Ｂは位相差データＤｆをＤ／Ａ変換
して、それを参照電圧ｖｃとして各アナログコンパレー
タ22Ａ〜22Ｄに出力するものである。また、多相信号発
生部23Ａ，入力トリガ相区分検出部23Ｂ，プログラマブ
ルカウンタ23Ｃ，キャリー信号遅延部23Ｄ及びイネーブ
ル信号作成部23Ｅは制御手段１３を構成するものであ
る。

【００２８】多相信号発生部23Ａは信号発生部13Ａの一
例であり、クロック信号ＣLKに基づいて位相差検出用信
号Ｓ１〜Ｓ４を生成し、該信号Ｓ１〜Ｓ４を位相差検出
部Ｆ１〜Ｆ４及びアナログコンパレータ22Ａ〜22Ｄにそ
れぞれ出力するものである。例えば、多相信号発生部23
Ａは図３（ｂ）に示すように、クロック信号ＣLKの１周
期Ｔを４分割した相１〜４に対して鋸歯状のランプ波形
１〜４を発生し、それを位相差検出用信号Ｓ１〜Ｓ４と
して出力する。なお、トリガ信号と位相差検出用信号と
の対応については図４において詳述する。

【００２９】入力トリガ相区分検出部23Ｂは相区分検出
部13Ｂの一例であり、トリガ信号ＳＴに基づいて相区分
データＲＡ，ＲＢ，ＲＣ，ＲＤを発生するものである。
例えば、入力トリガ相区分検出部23Ｂは図３（ａ）に示
すように、Ｔ／４遅延回路231 ，２Ｔ／４遅延回路232
，３Ｔ／４遅延回路233 ，相検出レジスタ234 〜237か
ら成る。Ｔ／４遅延回路231 はトリガ信号ＳＴをＴ／４
周期遅延して遅延トリガ信号ＳT1を相検出レジスタ235
に出力する。

【００３０】また、２Ｔ／４遅延回路232 はトリガ信号
ＳＴを２Ｔ／４周期遅延して遅延トリガ信号ＳT2を相検
出レジスタ236 に出力し、３Ｔ／４遅延回路233 はトリ
ガ信号ＳＴを３Ｔ／４周期遅延して遅延トリガ信号ＳT3
を相検出レジスタ237 に出力する。なお、相検出レジス
タ234 はクロック信号ＣLKに基づいてトリガ信号ＳＴを
保持し、それを相区分データＲＡとして出力する。同様
に、相検出レジスタ235 〜237 は各遅延トリガ信号ＳT1
〜ＳT3を保持し、それらを相区分データＲＢ，ＲＣ，Ｒ
Ｄとして出力する（図３（ａ）には、相区分データの保
持の機能部は明示していない）。これにより、一周期Ｔ
を４相に分割したクロック信号ＣLKの相１〜４に対する
トリガ信号ＳＴの入力遷移点の検出に基づいて４つの位
相差検出部Ｆ１〜Ｆ４の１つを選択（有効）する相区分
データＲＡ，ＲＢ，ＲＣ，ＲＤを発生することができ
る。なお、入力トリガ相区分検出部の動作については、
図５〜８において詳述する。

【００３１】プログラマブルカウンタ23Ｃ，キャリー信
号遅延部23Ｄ及びイネーブル信号作成部23Ｅは可変出力
制御部13Ｃを構成するものである。プログラマブルカウ
ンタ23Ｃは、プリセット信号ＳＰとカウント遅延設定デ
ータＤＡとに基づいてクロック信号ＣLKを計数し、キャ
リー信号遅延部23Ｄにキャリー信号ＰＣを出力するもの
である。例えば、カウンタ23Ｃはトリガ信号ＳＴの入力
遷移点の検出後から、クロック信号ＣLKの周期Ｔ×Ｎ倍
を内容とする遅延設定データＤＡに基づいてクロック信
号ＣLKのパルス数を計数する。なお、遅延設定データＤ
Ａは外部から設定可能なプログラマブルなデータであ
る。

【００３２】キャリー信号遅延部23Ｄは相区分データＲ
Ａ，ＲＢ，ＲＣ，ＲＤ及びクロック信号ＣLKに基づいて
キャリー信号ＰＣを遅延し、その遅延されたキャリー信
号ＣＡをイネーブル信号作成部23Ｅに出力する。これに
より、遅延設定データＤＡに対する所定のカウント遅延
量を調整することができる。イネーブル信号作成部23Ｅ
は相区分データＲＡ，ＲＢ，ＲＣ，ＲＤに基づいて出力
制御信号ＳＣｎ〔ｎ＝Ａ，Ｂ，Ｃ，Ｄ〕の一例となるイ
ネーブル信号を各アナログコンパレータ22Ａ〜22Ｄに出
力するものである。これにより、所定のカウント遅延後
のコンパレータ出力Ｃ１〜Ｃ４を制御することができ
る。例えば、カウント遅延後に、相区分データＲＡ，Ｒ
Ｂ，ＲＣ，ＲＤに対応する相の開始点からクロック信号
ＣLKの一周期Ｔの間、アナログコンパレータ22Ａ〜22Ｄ
のうちの該当する相区分データに対応したコンパレータ
をイネーブルする。

【００３３】アナログコンパレータ22Ａ〜22Ｄ及びスキ
ュー調整パルス整形部22Ｅは比較出力手段１２を構成す
るものである。アナログコンパレータ22Ａは位相差検出
用信号Ｓ１と参照電圧ｖｃとを比較し、イネーブル信号
ＳＣｎ〔ｎ＝Ａ〕に基づいてコンパレータ出力Ｃ１をス
キュー調整パルス整形部22Ｅに出力するものである。同
様に、アナログコンパレータ22Ｂは信号Ｓ２と参照電圧
ｖｃとを比較し、信号ＳＣｎ〔ｎ＝Ｂ〕に基づいて出力
Ｃ２を整形部22Ｅに出力し、コンパレータ22Ｃは信号Ｓ
３と参照電圧ｖｃとを比較し、信号ＳＣｎ〔ｎ＝Ｃ〕に
基づいて出力Ｃ３を整形部22Ｅに出力し、コンパレータ
22Ｄは信号Ｓ４と参照電圧ｖｃとを比較し、信号ＳＣｎ
〔ｎ＝Ｄ〕に基づいて出力Ｃ４を整形部22Ｅにそれぞれ
出力するものである。これにより、位相差情報を含んだ
参照電圧ｖｃと同一の位相差の位相差検出用信号Ｓ１と
の比較値を二値化することができる。

【００３４】スキュー調整パルス整形部22Ｅは各相のコ
ンパレータ出力をＣ１〜Ｃ４のスキュー（各相間の出力
位相の微小差）を調整してそれを小分解能遅延発生部２
４に出力する。なお、発振器２５は原発振器１５の一実
施例であり、固定周波数ｆ，周期Ｔのクロック（基準）
信号ＣLKを発生するものである。例えば、発振器２５に
は水晶発振子やセラミック発振子を使用し、クロック信
号ＣLKの周期はトリガ信号ＳＴのパルス幅よりも小さく
設定する。

【００３５】小分解能遅延発生部２４は遅延時間調整部
１４の一例であり、スキュー調整パルス整形部22Ｅの後
段に接続され、遅延微調整データＤＢに基づいて遅延出
力信号Ｄout の微調整をするものである。なお、小分解
能遅延発生部２４は従来例と同様に構成され、例えば、
クロック信号ＣLKの一周期Ｔに相当するカウント遅延に
係る遅延分解能以下の遅延時間範囲の遅延を発生するも
のである。

【００３６】図４（ａ）〜（ｄ）は、本発明の実施例に
係る遅延時間発生器のトリガ信号と位相差検出用信号と
の対応図である。図４（ａ）は１周期を４分割したクロ
ック信号ＣLKの相１の間にトリガ信号ＳＴが入力された
場合の位相検出差に用いるランプ波形, すなわち、位相
差検出用信号Ｓ４を示している。図４（ａ）において、
相検出レジスタ234 〜237 の値は16進法において
「Ｆ」であり、対応ランプ波形＝ランプ波形４となる。
また、図４（ｂ）はクロック信号ＣLKの相２の間にトリ
ガ信号ＳＴが入力された場合のランプ波形, すなわち、
位相差検出用信号Ｓ１を示している。図４（ｂ）におい
て、相検出レジスタ234 〜237 の値は16進法において
「７」であり、対応ランプ波形＝ランプ波形１となる。

【００３７】さらに、図４（ｃ）はクロック信号ＣLKの
相３の間にトリガ信号ＳＴが入力された場合の位相検出
差に用いるランプ波形, すなわち、位相差検出用信号Ｓ
２を示している。図４（ｃ）において、相検出レジス
タ234 〜237 の値は16進法において「３」であり、対応
ランプ波形＝ランプ波形２となる。また、図４（ｄ）は
クロック信号ＣLKの相４の間にトリガ信号ＳＴが入力さ
れた場合の位相検出差に用いるランプ波形, すなわち、
位相差検出用信号Ｓ３を示している。図４（ｄ）におい
て、相検出レジスタ234 〜237 の値は16進法において
「１」であり、対応ランプ波形＝ランプ波形３となる。

【００３８】図５〜８は、本発明の実施例に係る入力ト
リガ相区分検出部の動作波形図（その１〜４）であり、
図５（ａ）はクロック信号ＣLKの相１の間にトリガ信号
ＳＴが入力された場合の相検出レジスタ234 〜237 のレ
ジスタ出力ＲＡ，ＲＢ，ＲＣ，ＲＤを示している。図５
（ａ）において、クロック信号ＣLKの相１の間にトリガ
信号ＳＴが入力されると、Ｔ／４遅延回路231 によりト
リガ信号ＳＴがＴ／４周期遅延されて遅延トリガ信号Ｓ
T1が相検出レジスタ235 に出力れる。

【００３９】また、２Ｔ／４遅延回路232 によりトリガ
信号ＳＴが２Ｔ／４周期遅延されて遅延トリガ信号ＳT2
が相検出レジスタ236 に出力され、３Ｔ／４遅延回路23
3 によりトリガ信号ＳＴが３Ｔ／４周期遅延されて遅延
トリガ信号ＳT3が相検出レジスタ237 に出力される。こ
れにより、レジスタ出力値として16進法相当値＝「Ｆ」
が位相差データ選択部21Ａ，キャリー信号遅延部23Ｄ，
イネーブル信号作成部23Ｅに出力される。

【００４０】同様に、図５（ｂ）において、クロック信
号ＣLKの相１と相２との遷移点でトリガ信号ＳＴが入力
されると、Ｔ／４遅延回路231 ，２Ｔ／４遅延回路232
及び３Ｔ／４遅延回路233 によりトリガ信号ＳＴがそれ
ぞれ遅延され、その遅延トリガ信号ＳT1〜ＳT3が相検出
レジスタ235 〜237 に出力される。これにより、レジス
タ出力値として16進法相当値＝「Ｆ又は７」が位相差デ
ータ選択部21Ａ，キャリー信号遅延部23Ｄ，イネーブル
信号作成部23Ｅに出力される。

【００４１】また、図６（ａ）において、クロック信号
ＣLKの相２の間にトリガ信号ＳＴが入力されると、Ｔ／
４遅延回路231 ，２Ｔ／４遅延回路232 及び３Ｔ／４遅
延回路233 によりトリガ信号ＳＴがそれぞれ遅延され、
その遅延トリガ信号ＳT1〜ＳT3が相検出レジスタ235 〜
237 に出力される。これにより、レジスタ出力値として
16進法相当値＝「７」が位相差データ選択部21Ａ，キャ
リー信号遅延部23Ｄ，イネーブル信号作成部23Ｅに出力
される。

【００４２】同様に、図６（ｂ）において、クロック信
号ＣLKの相２と相３との遷移点でトリガ信号ＳＴが入力
されると、Ｔ／４遅延回路231 ，２Ｔ／４遅延回路232
及び３Ｔ／４遅延回路233 によりトリガ信号ＳＴがそれ
ぞれ遅延され、その遅延トリガ信号ＳT1〜ＳT3が相検出
レジスタ235 〜237 に出力される。これにより、レジス
タ出力値として16進法相当値＝「７又は３」が位相差デ
ータ選択部21Ａ，キャリー信号遅延部23Ｄ，イネーブル
信号作成部23Ｅに出力される。

【００４３】さらに、図７（ａ）において、クロック信
号ＣLKの相３の間にトリガ信号ＳＴが入力されると、Ｔ
／４遅延回路231 ，２Ｔ／４遅延回路232 及び３Ｔ／４
遅延回路233 によりトリガ信号ＳＴがそれぞれ遅延さ
れ、その遅延トリガ信号ＳT1〜ＳT3が相検出レジスタ23
5 〜237 に出力される。これにより、レジスタ出力値と
して16進法相当値＝「３」が位相差データ選択部21Ａ，
キャリー信号遅延部23Ｄ，イネーブル信号作成部23Ｅに
出力される。

【００４４】同様に、図７（ｂ）において、クロック信
号ＣLKの相３と相４との遷移点でトリガ信号ＳＴが入力
されると、Ｔ／４遅延回路231 ，２Ｔ／４遅延回路232
及び３Ｔ／４遅延回路233 によりトリガ信号ＳＴがそれ
ぞれ遅延され、その遅延トリガ信号ＳT1〜ＳT3が相検出
レジスタ235 〜237 に出力される。これにより、レジス
タ出力値として16進法相当値＝「３又は１」が位相差デ
ータ選択部21Ａ，キャリー信号遅延部23Ｄ，イネーブル
信号作成部23Ｅに出力される。

【００４５】さらに、図８（ａ）において、クロック信
号ＣLKの相４の間にトリガ信号ＳＴが入力されると、Ｔ
／４遅延回路231 ，２Ｔ／４遅延回路232 及び３Ｔ／４
遅延回路233 によりトリガ信号ＳＴがそれぞれ遅延さ
れ、その遅延トリガ信号ＳT1〜ＳT3が相検出レジスタ23
5 〜237 に出力される。これにより、レジスタ出力値と
して16進法相当値＝「１」が位相差データ選択部21Ａ，
キャリー信号遅延部23Ｄ，イネーブル信号作成部23Ｅに
出力される。

【００４６】同様に、図８（ｂ）において、クロック信
号ＣLKの相４と相１との遷移点でトリガ信号ＳＴが入力
されると、Ｔ／４遅延回路231 ，２Ｔ／４遅延回路232
及び３Ｔ／４遅延回路233 によりトリガ信号ＳＴがそれ
ぞれ遅延され、その遅延トリガ信号ＳT1〜ＳT3が相検出
レジスタ235 〜237 に出力される。これにより、レジス
タ出力値として16進法相当値＝「１又は０」が位相差デ
ータ選択部21Ａ，キャリー信号遅延部23Ｄ，イネーブル
信号作成部23Ｅに出力される。

【００４７】なお、表１はトリガ信号の入力位相の相区
分とレジスタ出力16進値との関係を示している。

【００４８】

【表１】

【００４９】これにより、トリガ信号ＳＴ，４つの位相
差検出用信号Ｓ１〜Ｓ４及び相区分データＲＡ〜ＲＤに
基づいて位相差データＤｆ１〜Ｄｆ４を検出し、トリガ
信号ＳＴの入力時刻からクロック信号ＣLKの任意の整数
倍の時間だけ、可変遅延した遅延出力信号Ｄout を出力
することができる。ここで、クロック信号ＣLKを基準に
して検出したトリガ信号ＳＴの位相と同一位相の遅延出
力信号Ｄout を出力することが可能となる。

【００５０】このようにして、本発明の実施例に係る遅
延時間発生器によれば、図２に示すように、位相差検出
部Ｆ１〜Ｆ４，位相差データ選択部21Ａ，Ｄ／Ａ変換器
21Ｂ，アナログコンパレータ22Ａ〜22Ｄ，スキュー調整
パルス整形部22Ｅ，多相信号発生部23Ａ，入力トリガ相
区分検出部23Ｂ，プログラマブルカウンタ23Ｃ，キャリ
ー信号遅延部23Ｄ，イネーブル信号作成部23Ｅ及び発振
器２５から成る大分解能遅延発生部２０に小分解能遅延
発生部２４が接続されて構成される。

【００５１】このため、発振器２５からクロック信号Ｃ
LKが発生されると、該クロック信号ＣLKが多相信号発生
部23Ａ，入力トリガ相区分検出部23Ｂ，プログラマブル
カウンタ23Ｃ及びキャリー信号遅延部23Ｄに出力され、
一方、トリガ信号ＳＴが位相差検出部Ｆ１〜Ｆ４及び入
力トリガ相区分検出部23Ｂに供給されると、位相差検出
部Ｆ１〜Ｆ４では、トリガ信号ＳＴ，４つの位相差検出
用信号Ｓ１〜Ｓ４及び相区分データＲＡ，ＲＢ，ＲＣ，
ＲＤに基づいて位相差データＤｆ１〜Ｄｆ４が検出記憶
され、トリガ信号ＳＴの入力時刻からクロック信号ＣLK
の任意の整数倍の時間だけ、可変遅延した遅延出力信号
Ｄout を大分解能遅延発生部２０から小分解能遅延発生
部２４に出力することができる。

【００５２】すなわち、大分解能遅延発生部２０の多相
信号発生部23Ａによりクロック信号ＣLKに基づいて位相
差検出用信号Ｓ１〜Ｓ４が生成され、また、トリガ信号
ＳＴに基づいて相区分データＲＡ，ＲＢ，ＲＣ，ＲＤが
入力トリガ相区分検出部23Ｂにより発生される。例え
ば、図９の動作タイムチャートに示すようにクロック信
号ＣLKの相１の間にトリガ信号ＳＴが入力された場合に
は、Ｔ／４遅延回路231によりトリガ信号ＳＴがＴ／４
周期遅延されて遅延トリガ信号ＳT1が相検出レジスタ23
5 に出力れる。

【００５３】また、２Ｔ／４遅延回路232 によりトリガ
信号ＳＴが２Ｔ／４周期遅延されて遅延トリガ信号ＳT2
が相検出レジスタ236 に出力され、３Ｔ／４遅延回路23
3 によりトリガ信号ＳＴが３Ｔ／４周期遅延されて遅延
トリガ信号ＳT3が相検出レジスタ237 に出力される。こ
れにより、レジスタ出力値として16進法相当値＝「Ｆ」
が位相差データ選択部21Ａ，キャリー信号遅延部23Ｄ，
イネーブル信号作成部23Ｅに出力され、トリガ信号ＳＴ
と位相差検出用信号Ｓ１〜Ｓ４とに基づいて位相差デー
タＤｆ１〜Ｄｆ４が位相検出部Ｆ１〜Ｆ４から位相差デ
ータ選択部21Ａに出力される。

【００５４】さらに、相区分データＲＡ，ＲＢ，ＲＣ，
ＲＤに基づいてデータ選択部21Ａからアナログコンパレ
ータ22Ａ〜22Ｄに位相差データＤｆｍが選択出力され
る。ここで、プリセット信号ＳＰとカウント遅延設定デ
ータＤＡとに基づいてプログラマブルカウンタ23Ｃによ
りクロック信号ＣLKが計数され、そのキャリー信号ＰＣ
がキャリー信号遅延部23Ｄに出力される。例えば、クロ
ック信号ＣLKの周期Ｔ×Ｎ倍を内容とする遅延設定デー
タＤＡに基づいてカウンタ23Ｃによりトリガ信号ＳＴの
入力遷移点の検出後から、クロック信号ＣLKのパルス数
が計数される。

【００５５】また、キャリー信号遅延部23Ｄでは相区分
データＲＡ，ＲＢ，ＲＣ，ＲＤ及びクロック信号ＣLKに
基づいてキャリー信号ＰＣが遅延され、その遅延された
キャリー信号ＣＡがイネーブル信号作成部23Ｅに出力さ
れ、遅延設定データＤＡに対する所定のカウント遅延量
が調整される。さらに、イネーブル信号作成部23Ｅでは
相区分データＲＡ，ＲＢ，ＲＣ，ＲＤに基づいてイネー
ブル信号ＳＣｎ〔ｎ＝Ａ，Ｂ，Ｃ，Ｄ〕が各アナログコ
ンパレータ22Ａ〜22Ｄに出力され、所定のカウント遅延
後のコンパレータ出力Ｃ１〜Ｃ４が制御される。

【００５６】例えば、カウント遅延後に、相区分データ
ＲＡ，ＲＢ，ＲＣ，ＲＤに対応する相１〜４の開始点か
らクロック信号ＣLKの一周期Ｔの間、各アナログコンパ
レータ22Ａ〜22Ｄの該当する相に対応するコンパレータ
がイネーブルされる。これにより、コンパレータ出力信
号Ｃ１〜Ｃ４がスキュー調整パルス整形部22Ｅにより信
号処理され、その遅延出力信号Ｄout が小分解能遅延時
間発生部２４に出力される。また、該発生部２４では微
小分解能遅延設定データＤＢに基づいて遅延出力信号Ｄ
out が微調遅延されて、最終的に遅延出力信号Ｄoutga
出力される。

【００５７】なお、クロック信号ＣLKの相１と相２との
遷移点でトリガ信号ＳＴが入力された場合を図10の動作
タイムチャートに示し、クロック信号ＣLKの相２の間に
トリガ信号ＳＴが入力された場合を図11の動作タイムチ
ャートに示し、クロック信号ＣLKの相２と相３との遷移
点でトリガ信号ＳＴが入力された場合を図12の動作タイ
ムチャートに示し、クロック信号ＣLKの相３の間にトリ
ガ信号ＳＴが入力された場合を図13の動作タイムチャー
トに示し、クロック信号ＣLKの相３と相４との遷移点で
トリガ信号ＳＴが入力された場合を図14の動作タイムチ
ャートに示し、クロック信号ＣLKの相４の間にトリガ信
号ＳＴが入力された場合を図15の動作タイムチャートに
示し、クロック信号ＣLKの相４と相１との遷移点でトリ
ガ信号ＳＴが入力された場合を図16の動作タイムチャー
トにそれぞれ示している。

【００５８】このことで、プログラマブルカウンタ23Ｃ
を構成するカウンタ桁数を大きくするだけで広範囲な遅
延時間の制御をすることが可能となる。また、発振器２
５のクロック信号ＣLKの精度を高くすることにより、カ
ウント遅延による遅延量が従来例の遅延方式に比べて全
体の遅延精度に影響を与えないため、小さな遅延分解能
でしかも広範囲の遅延時間の制御を精度良く行うことが
可能となる。

【００５９】これにより、遅延時間の分解能を小さく、
しかも、大きな遅延時間を制御する場合であっても、少
ない素子により回路を構成することができ、その小型化
を図ること、及び、高精度な遅延時間の遅延出力信号Ｄ
out を出力することが可能となる。

【００６０】

【発明の効果】以上説明したように、本発明の遅延時間
発生装置によれば、制御手段が、信号発生部，相区分検
出部及び可変出力制御部から成る。このため、原発振器
から基準信号が発生されると、該基準信号が信号発生部
及び可変出力制御部に出力され、一方、トリガ信号が位
相検出手段及び相区分検出部に供給されることにより、
位相検出手段では、トリガ信号，ｍ個の位相差検出用信
号及び相区分データに基づいて位相差データが検出記憶
され、トリガ信号の入力時刻から基準信号の周期を任意
の整数倍の時間だけ、可変遅延した遅延出力信号を比較
出力手段から出力することができる。

【００６１】なお、比較出力手段の後段に接続された遅
延時間調整部により、遅延微調整データに基づいて遅延
出力信号が微調整されることで、可変出力制御部を構成
するカウンタの桁数を大きくするだけで広範囲な遅延時
間の制御をすることが可能となる。また、原発振器の基
準信号の精度を高くすることにより、カウント遅延によ
る遅延量が従来例の遅延方式に比べて全体の遅延精度に
影響を与えないため、小さな遅延分解能でしかも広範囲
の遅延時間の制御を精度良く行うことが可能となる。

【００６２】これにより、遅延時間の分解能が小さく、
しかも、小型で，高精度かつ大きな遅延時間の制御可能
な遅延時間発生装置の提供に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明に係る遅延時間発生装置の原理図であ
る。

【図２】本発明の実施例に係る遅延時間発生器の構成図
である。

【図３】本発明の実施例に係る入力トリガ相区分検出部
の内部構成図及び多相信号発生部の機能説明図である。

【図４】本発明の実施例に係るトリガ信号と位相差検出
用信号との対応図である。

【図５】本発明の実施例に係る入力トリガ相区分検出部
の動作波形図（その１）である。

【図６】本発明の実施例に係る入力トリガ相区分検出部
の動作波形図（その２）である。

【図７】本発明の実施例に係る入力トリガ相区分検出部
の動作波形図（その３）である。

【図８】本発明の実施例に係る入力トリガ相区分検出部
の動作波形図（その４）である。

【図９】本発明の実施例に係る動作（相１）タイムチャ
ートである。

【図10】本発明の実施例に係る動作（相１，２）タイム
チャートである。

【図11】本発明の実施例に係る動作（相２）タイムチャ
ートである。

【図12】本発明の実施例に係る動作（相２，３）タイム
チャートである。

【図13】本発明の実施例に係る動作（相３）タイムチャ
ートである。

【図14】本発明の実施例に係る動作（相３，４）タイム
チャートである。

【図15】本発明の実施例に係る動作（相４）タイムチャ
ートである。

【図16】本発明の実施例に係る動作（相４，１）タイム
チャートである。

【図17】従来例に係る遅延時間発生器の説明図である。

【符号の説明】

１１…位相検出手段、 11Ａ…データ選択部、１２…比較出力手段、１３…制御手段、 13Ａ…相区分検出部、 13Ｂ…信号発生部、 13Ｃ…可変出力部、１４…遅延時間調整部、１５…原発振器、Ｆｍ〔ｍ＝１〜ｍ〕…位相差検出部、Ｓｍ〔ｍ＝１〜ｍ〕…位相差検出用信号、Ｄｆｍ〔ｍ＝１〜ｍ〕…位相差データ、Ｄｆ…選択された位相差データ、Ｄｎ〔ｎ＝１〜ｎ〕…相区分データ、ＤＡ…遅延設定データ、ＤＢ…遅延微調整データ、ＳＣｎ…各相に対応した出力制御信号、ＣLK…基準信号（クロック信号）。

Claims

【特許請求の範囲】

【請求項１】位相検出手段（１１），比較出力手段（１
２）及び制御手段（１３）を具備し、トリガ信号（Ｓ
Ｔ），ｍ個の位相差検出用信号（Ｓｍ）及び相区分デー
タ（Ｄｎ〔ｎ＝１〜ｎ〕）に基づいて位相差データ（Ｄ
ｆｍ〔ｍ＝１〜ｍ〕）を検出し、トリガ信号（ＳＴ）の
入力時刻から任意に可変遅延した遅延パルス信号（Ｓou
t ）を出力する装置であって、前記制御手段（１３）が、少なくとも、基準信号（ＣL
K）に基づいて位相差検出用信号（Ｓｍ〔ｍ＝１〜
ｍ〕）を生成する信号発生部（13Ａ）と、前記トリガ信
号（ＳＴ）に基づいて相区分データ（Ｒｎ〔ｎ＝１〜
ｎ〕）を発生する相区分検出部（13Ｂ）と、前記基準信
号（ＣLK），相区分データ（Ｒｎ）及び遅延設定データ
（ＤＡ）に基づいて出力制御信号（ＳＣｎ〔ｎ＝１〜
ｎ〕）を発生する可変出力制御部（13Ｃ）から成ること
を特徴とする遅延時間発生装置。
【請求項２】請求項１記載の遅延時間発生装置におい
て、前記位相検出手段（１１）が、トリガ信号（ＳＴ）
と位相差検出用信号（Ｓｍ）とに基づいて位相差データ
（Ｄｆｍ）を出力するｍ個の位相検出部（Ｆｍ〔ｍ＝１
〜ｍ〕）と、前記位相差データ（Ｄｆｍ）を相区分デー
タ（Ｒｎ）に基づいて出力するデータ選択部（11Ａ）か
ら成ることを特徴とする遅延時間発生装置。
【請求項３】請求項１記載の遅延時間発生装置におい
て、前記相区分データ（Ｒｎ）が、一周期をｋ相に分割
した基準信号（ＣLK）に対するトリガ信号（ＳＴ）の入
力遷移点の検出に基づいて発生されることを特徴とする
遅延時間発生装置。
【請求項４】請求項１記載の遅延時間発生装置におい
て、前記比較出力手段（１２）の後段に、遅延微調整デ
ータ（ＤＢ）に基づいて遅延パルス信号（Ｓout ）の微
調整をする遅延時間調整部（１４）や前記制御手段（１
３）に、基準信号（ＣLK）を発生する原発振器（１５）
が接続されることを特徴とする遅延時間発生装置。