JP4105831B2 - 波形発生装置、半導体試験装置、および半導体デバイス - Google Patents
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Description
【発明の属する技術分野】
本発明は、任意の波形を発生することができる波形発生装置に関し、特に、優れた時間分解能を有する波形発生装置に関する。
【0002】
【従来の技術】
LSIのような被試験デバイス(DUT:Device Under Test)を検査するために、任意の波形を発生する任意波形発生装置(AWG:Arbitraly Waveform Generator)が必要である。被試験デバイスの高速化に伴い、任意波形もより高分解能でより高精度なものが求められている。
従来の任意波形発生装置を図1及び図2を用いて説明する。図1は従来の任意波形発生装置のブロック図であり、図2は従来の任意波形発生装置の波形発生器の回路図である。
【0003】
任意波形発生装置200は、図1に示すように、メモリ付きのDSP(Digital Signal Processor)202を有し、DSP202には、出力波形を記憶する波形メモリ204と、フルスケールDAC(Digital to Analog Convertor)205と、オフセットDAC(Digital to Analog Convertor)206とが接続されている。波形メモリ202には、任意波形を発生するための波形発生用DAC(Digital to Analog Convertor)208が接続されている。波形発生用DAC208には、LPF(Low-pass Filter)210が接続され、LPF210には増幅器212が接続されている。
【0004】
フルスケールDAC205は、波形メモリ204のデジタル値に対する出力電圧値の割合を定めるためのものである。フルスケールDAC205の出力信号は、波形発生用DAC208に出力される。
【0005】
オフセットDAC206は、波形メモリ204の内容が「0」コードのときの出力電圧値をゼロに調整するためのものである。オフセットDAC206の出力信号は、増幅器212に出力されている。
【0006】
任意波形発生装置200全体はクロック制御部214により同期制御されている。
波形発生用DAC208には、図2に示すように、重み付けされた例えば5個の電流源221、222、…、225が設けられ、電流源221、222、…、225には、それぞれ電流スイッチ231、232、…、235が直列接続されている。直列接続された電流源221、222、…、225と電流スイッチ231、232、…、235は、一端が共通接続され、他端が共通接続されて抵抗241を介して接地されている。
【0007】
電流源221の電流値はI、電流源222の電流値はI/2、電流源223の電流値はI/4、電流源224の電流値はI/8、電流源225の電流値はI/16に設定されている。電流スイッチ231がMSB(Most Significant Bit)、電流スイッチ235がLSB(Least Significant Bit)となる。波形メモリ202からの入力データに応じて、電流スイッチ231、232、…、235がオンオフされ、そのオンオフ状態に応じた電流値が抵抗241に流れ、その結果、入力データに応じた電圧値の出力信号が出力端242から出力される。例えば、入力データが「00101」であれば、電流スイッチ233、235がオンし、抵抗241に流れる電流値はI/4+I/16となり、出力信号は、(I/4+I/16)×Rとなる。電流値IはフルスケールDAC205によって設定される。
【0008】
波形メモリ204からの入力データにより電流スイッチ231、232、…、235のオンオフ状態を切り換えて、所望の出力波形を得ることができる。
【0009】
【発明が解決しようとする課題】
このような従来の任意波形発生装置により得られる任意波形の時間分解能は主として電流スイッチ231、232、…、235の速度によって決定される。現在は電流スイッチ231、232、…、235は1GHzで動作するので、1nsec程度の時間分解能の任意波形を得ることができるが、これ以上の時間分解能の任意波形を得ることはできない。
【0010】
しかしながら、1GHzのイーサネット(Ethernet)等の高速インターフェース用デバイスの交流特性を評価するためには、8GHzサンプリング/秒程度の任意波形が必要であるが、従来の任意波形発生装置では、電流スイッチ231、232、…、235の特性により、1GHz以上の時間分解能の任意波形を得ることは不可能であった。
【0011】
そこで本発明は、上記課題を解決することができる波形発生装置を提供することを目的とする。さらに、本発明は、当該波形発生装置を組み込んだ半導体試験装置および半導体デバイスを提供することをも目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組合わせにより達成される。また従属項は、本発明の更なる有利な具体例を規定する。
【0012】
【課題を解決するための手段】
上記課題を解決するために、本発明の第1の形態は、入力信号が入力される入力端と、前記入力信号を遅延する、縦続接続された複数の遅延手段を有する遅延部と、前記複数の遅延手段のそれぞれから出力される遅延された前記入力信号が入力され、前記入力信号に基づいて出力信号を出力する複数の処理手段を有する処理部と、前記処理部の前記処理手段から出力される前記出力信号を合成した波形を生成する合成部とを備えることを特徴とする波形発生装置を提供する。第1の形態による波形発生装置は、高分解能で高精度な任意波形を発生することができる。
第1の形態の一つの態様において、波形発生装置が、前記入力端に対して互いに並列に接続された複数の前記遅延部と、前記複数の遅延部のそれぞれに対して設けられる複数の前記処理部とを更に備える。
【0013】
第1の形態の別の態様において、前記合成部は、前記出力信号を加算した加算量に基づいて、前記波形を生成することを特徴とする。
第1の形態の更に別の態様において、前記処理部は、前記入力端に供給された前記入力信号が入力される処理手段を含んでもよい。
【0014】
第1の形態の更に別の態様において、波形発生装置が、複数の前記処理手段のそれぞれに対して設けられる、前記波形を定める波形発生用データを記憶する複数の記憶手段を更に備え、前記処理手段のそれぞれは、前記記憶手段に記憶された前記波形発生用データに基づいて、前記出力信号を出力してもよい。
第1の形態の更に別の態様において、前記処理手段は、前記波形発生用データに基づいて、遅延された前記入力信号を、反転しまたは反転せずに、前記出力信号として出力することができる。
【0015】
第1の形態の更に別の態様において、前記記憶手段は、複数の前記波形発生用データを記憶し、前記処理手段は、前記波形が前記入力信号よりも長い周期を有するように、前記記憶手段に記憶された複数の前記波形発生用データに基づいて前記出力信号を出力することができる。
【0016】
第1の形態の更に別の態様において、波形発生装置が、前記複数の波形発生用データを、所定のタイミングで切り替えるデータ切替部を備え、前記処理手段が、前記データ切替部により切り替えられた前記波形発生用データに基づいて、前記出力信号を出力してもよい。
第1の形態の更に別の態様において、前記遅延部において、最終段の前記遅延手段の出力が初段の前記遅延手段の入力に接続されていてもよい。
【0017】
第1の形態の更に別の態様において、前記処理手段は、前記入力信号、および前記記憶手段に記憶された前記波形発生用データに基づいて、前記出力信号を出力し、前記合成部は、前記出力信号に基づいて、前記波形として所定のパルス幅を有するパルスを生成してもよい。
【0018】
第1の形態の更に別の態様において、前記処理手段は、前記入力信号、前記記憶手段に記憶された前記波形発生用データ、および所定時間遅延された前記入力信号に基づいて、前記出力信号を出力し、前記合成部は、前記出力信号に基づいて、前記波形として所定のパルス幅を有するパルスを生成してもよい。
第1の形態の更に別の態様において、前記処理手段のそれぞれは、互いに大きさの等しい電流である前記出力信号を出力する。
【0019】
第1の形態の更に別の態様において、前記合成部は、前記出力信号を出力する前記処理手段の数に応じたレベルを有する前記波形を生成することができる。
第1の形態の更に別の態様において、前記処理手段は、前記出力信号と、前記出力信号を反転した反転信号に基づいて、電流を供給する電流供給回路を有してもよい。
【0020】
第1の形態の更に別の態様において、前記入力端と、初段の前記遅延手段の間に、前記遅延手段が有する遅延量よりも小さい遅延量を有する微小遅延素子が設けられてもよい。
第1の形態の更に別の態様において、前記入力端と、複数の前記遅延部におけるそれぞれの初段の前記遅延手段の間に、前記遅延手段の遅延量よりも小さく且つ前記遅延部毎に異なる遅延量を有する微小遅延素子がそれぞれ設けられてもよい。
【0021】
また、本発明の第2の形態は、被試験デバイスを試験する半導体試験装置であって、入力信号に基づいて、前記被試験デバイスに入力される試験信号の波形を発生する波形発生装置と、前記試験信号を前記被試験デバイスに供給し、前記被試験デバイスが前記試験信号に基づいて出力するデバイス出力信号を受け取る信号入出力部と、前記信号入出力部で受け取られた前記デバイス出力信号に基づいて、前記被試験デバイスの良否を検査する検査部とを備えた半導体試験装置を提供することを目的とする。
【0022】
この半導体試験装置において、前記波形発生装置が、前記入力信号が入力される入力端と、前記入力信号を遅延する、縦続接続された複数の遅延手段を有する遅延部と、複数の前記遅延手段のそれぞれから出力される遅延された前記入力信号が入力され、前記入力信号に基づいて出力信号を出力する複数の処理手段を有する処理部と、前記処理部の前記処理手段から出力される前記出力信号を合成した前記試験信号の波形を生成する合成部とを有することを特徴とする。第2の形態における半導体試験装置は、高分解能で高精度な任意波形を発生することができる波形発生装置を備え、高精度な試験信号を用いた半導体試験を行うことが可能である。
【0023】
第2の形態の一つの態様において、波形発生装置が、前記入力端に対して互いに並列に接続された複数の前記遅延部と、前記複数の遅延部のそれぞれに対して設けられる複数の前記処理部とを備えてもよい。
第2の形態の別の態様において、前記合成部は、前記出力信号を加算した波形を生成することができる。
【0024】
第2の形態の更に別の態様において、波形発生装置が、複数の前記処理手段のそれぞれに対して設けられる、前記試験信号の波形を定める波形発生用データを記憶する複数の記憶手段を更に備え、前記処理手段のそれぞれは、前記記憶手段に記憶された前記波形発生用データに基づいて、前記試験信号の波形を出力することができる。
【0025】
また、本発明の第3の形態は、所要の機能を実現すべく構成されたデバイス回路と、前記デバイス回路に入力される試験信号の波形を発生する波形発生器と、前記試験信号に基づいて前記デバイス回路より出力されるデバイス出力信号を、前記半導体デバイス外部に出力する信号出力部とを備えた、自己診断機能を有する半導体デバイスを提供する。
【0026】
この半導体デバイスにおいて、前記波形発生器は、入力される入力信号を遅延する、縦続接続された複数の遅延手段を有する遅延部と、前記複数の遅延手段のそれぞれから出力される遅延された前記入力信号が入力され、前記入力信号に基づいて出力信号を出力する複数の処理手段を有する処理部と、前記処理部の前記処理手段から出力される前記出力信号を合成した前記試験信号の波形を生成する合成部とを有することを特徴とする。自己診断機能を有する半導体デバイスは、内部に試験信号を生成する試験信号発生回路を含む。第3の形態による半導体デバイスは、高分解能で高精度な任意波形を発生することができる波形発生器を備え、高精度な試験信号を用いた自己診断を行うことが可能である。
【0027】
第3の形態による一つの態様において、前記波形発生器が、互いに並列に接続された複数の前記遅延部と、前記複数の遅延部のそれぞれに対して設けられる複数の前記処理部とを有してもよい。
第3の形態による別の態様において、前記合成部は、前記出力信号を加算した波形を生成することができる。
第3の形態による更に別の態様において、前記波形発生器が、前記複数の処理手段のそれぞれに対して設けられる、前記試験信号の波形を定める波形発生用データを記憶する複数の記憶手段を更に備え、前記処理手段のそれぞれは、前記記憶手段に記憶された前記波形発生用データに基づいて、前記出力信号を出力することができる。
【0028】
また、上述した本発明の第1から第3の形態以外の形態について、以下に記載する。
上記目的は、入力信号を遅延する、縦続接続された複数の遅延手段と、前記複数の遅延手段の間にそれぞれ挿入され、波形発生用データを記憶する記憶手段と、前記記憶手段の記憶内容に基づいて入力信号を処理する処理手段とを有する複数の単位手段とを有し、前記複数の単位手段の前記処理手段から出力される出力信号を合成し、前記波形発生用データに基づいた波形を出力することを特徴とする波形発生装置によって達成される。これにより、高分解能で高精度な任意波形を発生することができる。
【0029】
上述した波形発生装置において、前記複数の遅延手段は、最終段の遅延手段の出力が初段の遅延手段の入力に接続されていてもよい。これにより、所望の任意波形を連続して得ることができる。
【0030】
上記目的は、入力信号を遅延する、縦続接続された複数の遅延手段と、前記複数の遅延手段の間にそれぞれ挿入され、波形発生用データを記憶する記憶手段と、前記記憶手段の記憶内容に基づいて入力信号を処理する処理手段とを有する複数の単位手段とを有し、前記複数の単位手段の前記処理手段から出力される出力信号を合成した信号を出力する複数の波形発生手段を備え、前記複数の波形発生手段の出力信号を合成し、前記波形発生用データに基づいた波形を出力することを特徴とする波形発生装置によって達成される。これにより、高精度に振幅を設定して、高分解能で高精度な任意波形を発生することができる。
【0031】
上記目的は、入力信号を遅延する遅延手段と、波形発生用データを記憶する記憶手段と、前記記憶手段の記憶内容に基づいて入力信号を処理する処理手段とを有する複数の単位手段がマトリクス状に配置され、行方向に配置された複数の前記単位手段の前記遅延手段が縦続接続され、列方向に配置された複数の前記単位手段の前記処理手段の出力が共通接続されていることを特徴とする波形発生装置によって達成される。これにより、高分解能で高精度な任意波形を発生することができる波形発生装置を容易に製造することができる。
【0032】
上述した波形発生装置において、前記記憶手段に記憶される前記波形発生用データは複数ビットであり、前記処理手段は、複数ビットの前記波形発生用データに基づいて複数のレベルの信号を出力するようにしてもよい。
【0033】
上述した波形発生装置において、前記記憶手段は、複数のデータを記憶し、所定のタイミングにより前記複数のデータを切り替えて前記処理手段に出力し、前記処理手段は、前記記憶手段から出力されたデータに基づいて前記入力信号を処理するようにしてもよい。これにより、長周期の高分解能で高精度の任意波形を発生することができる。
【0034】
上述した波形発生装置において、前記処理手段は、前記入力信号を遅延する遅延手段を更に有し、前記遅延手段の遅延時間に基づいたパルス幅の信号を出力するようにしてもよい。これにより、入力信号よりも短パルスの出力信号を容易に生成することができる。
【0035】
上述した波形発生装置において、前記処理手段には、前記処理手段の出力信号及び前記出力信号の反転信号に基づいて電流を供給する一対の電流供給手段が設けられ、いずれかの電流供給手段により常に電流が供給されるようにしてもよい。これにより、出力信号が変化しても全体の電流変動を最小限に抑えることができ、アナログ波形の歪みと遅延を防ぎ、電流スイッチとしての高速化を実現することができる。
【0036】
上述した波形発生装置において、前記入力信号のパルス幅を前記遅延手段の遅延時間よりも長くしてもよい。
上述した波形発生装置において、前記出力信号のパルス幅を前記遅延手段の遅延時間よりも短くしてもよい。
【0037】
上記目的は、入力信号を、複数の遅延手段により遅延し、前記複数の遅延手段により遅延された複数の遅延信号を、記憶手段に記憶された波形発生用データに基づいて処理し、処理された複数の処理信号を合成して、前記波形発生用データに基づいた波形を生成することを特徴とする波形発生方法によって達成される。
【0038】
上述した波形発生方法において、前記複数の遅延手段は縦続接続され、前記複数の遅延信号は、縦続接続された前記遅延手段のそれぞれから出力されてもよい。上述した波形発生方法において、前記波形発生用データは複数ビットであり、前記処理信号は、複数ビットの前記波形発生用データに基づいて複数のレベルであってもよい。
上述した波形発生方法において、前記記憶手段は、複数の波形発生用データを記憶し、所定のタイミングにより前記複数の波形発生用データを切り替えるようにしてもよい。
【0039】
上述した波形発生方法において、前記入力信号のパルス幅は、前記遅延手段の遅延時間よりも長くてもよい。
上述した波形発生方法において、前記処理信号のパルス幅は、前記遅延手段の遅延時間よりも短くてもよい。
【0040】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【0041】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0042】
[第1実施形態]
本発明の第1実施形態による任意波形発生装置を図3乃至図5を用いて説明する。図3は本実施形態による任意波形発生装置のブロック図であり、図4は本実施形態による任意波形発生装置の波形発生器の回路図である。
【0043】
任意波形発生装置10は、図3に示すように、メモリ付きのDSP(Digital Signal Processor)12を有し、DSP12には、制御用バス14を介して、任意波形を発生するための波形発生器16と、フルスケールDAC(Digital to Analog Convertor)18と、オフセットDAC(Digital to Analog Convertor)20とが接続されている。波形発生器16には、LPF(Low-pass Filter)22が接続され、LPF22には増幅器24が接続されている。フルスケールDAC18は、入力されるデジタル値に対する出力電圧値の割合を定めるためのものである。オフセットDAC20は、増幅器24から出力される出力信号が、電圧0を基準として動作するように電圧値を調整する。
【0044】
クロック制御部26は、任意波形発生装置10全体を同期制御すると共に、波形発生器16に所定のパルスを供給する。
【0045】
図4に示される波形発生器16は、入力端28、合成部21、遅延部23、処理部25、記憶部27および出力端52を備える。入力端28には、入力信号が入力される。遅延部23は、縦続接続された複数の遅延素子30、31、32、33、…、314を有し、入力信号を遅延する。本実施形態においては、クロック制御部26からの所定のパルスが入力される入力端28に、15個の遅延素子30、31、32、33、…、314が縦続接続されている。
【0046】
入力端28、縦続接続された遅延素子30、31、32、33、…、314および出力端52のそれぞれの間には、16個の単位回路40、41、42、43、…、415が設けられている。
【0047】
各単位回路40、41、42、43、…、415は、記憶素子40a、41a、42a、43a、…、415aと、処理回路40b、41b、42b、43b、…、415bとからそれぞれ構成されている。記憶素子40a、41a、42a、43a、…、415aは、記憶部27を構成し、処理回路40b、41b、42b、43b、…、415bは、処理部25を構成する。各処理回路40b、41b、42b、43b、…、415bは、ナンド(NAND)ゲート40c、41c、42c、43c、…、415cと、Pチャネル型電界効果トランジスタ40d、41d、42d、43d、…、415dとからそれぞれ構成されている。
【0048】
ナンドゲート40c、41c、42c、43c、…、415cの一方のそれぞれの入力端は記憶素子40a、41a、42a、43a、…、415aにそれぞれ接続され、他方のそれぞれの入力端は入力信号線Lに接続され、それぞれの出力端はPチャネル型電界効果トランジスタ40d、41d、42d、43d、…、415dのゲート入力にそれぞれ接続されている。Pチャネル型電界効果トランジスタ40d、41d、42d、43d、…、415dのソースには電源電圧VDDが印加され、各ドレインは共通接続されて抵抗50を介して接地されている。各ドレインの出力は、合成部21に供給される。
【0049】
処理回路40bは、入力端28に供給された入力信号が入力され、当該入力信号に基づいて出力信号を出力する。また、各処理回路41b、42b、43b、…、415bは、複数の遅延素子30、31、32、33、…、314のそれぞれから出力される遅延された入力信号が入力され、各遅延素子に入力された入力信号に基づいて出力信号を出力する。
【0050】
合成部21は、Pチャネル型電界効果トランジスタ40d、41d、42d、43d、…、415dのドレインを共通接続した信号線と、信号線を接地する抵抗50を有する。合成部21は、処理部25の各処理回路40b、41b、42b、43b、…、415bから出力される出力信号を合成した波形を生成する。合成部21において合成されたアナログ出力信号は、出力端52から出力される。
【0051】
単位回路40、41、42、43、…、415の記憶素子40a、41a、42a、43a、…、415aには、DSP12から制御用バス14を介して波形発生用デジタルデータが入力されて記憶される。複数の記憶素子40a、41a、42a、43a、…、415aは、記憶部27を構成する。波形発生用データは、合成部21において合成され出力端52から出力されるアナログ出力信号の波形を定める。
【0052】
記憶素子40a、41a、42a、43a、…、415aは、処理回路40b、41b、42b、43b、…、415bのそれぞれに対して設けられる。処理回路40b、41b、42b、43b、…、415bは、それぞれに対して設けられた記憶素子40a、41a、42a、43a、…、415aに記憶された波形発生用データに基づいて、出力信号を出力する。ここで、Pチャネル型電界効果トランジスタ40d、41d、42d、43d、…、415dは、”L”(論理値0)信号が入力されると、オンになる。このとき、Pチャネル型電界効果トランジスタ40d、41d、42d、43d、…、415dは、出力信号として、互いに大きさの等しい電流である飽和ドレイン電流を出力する。一方、Pチャネル型電界効果トランジスタ40d、41d、42d、43d、…、415dは、”H”(論理値1)信号が入力されると、オフになり、出力信号を出力しない。
【0053】
合成部21は、電流である出力信号を加算する電流加算回路であり、出力信号を加算した加算量に基づいて、アナログ出力信号の波形を生成する。各出力信号の大きさが等しい場合、合成部21は、結果的に、その時点において出力信号を出力する処理回路の数に応じたレベルを有する波形を合成する。
【0054】
フルスケールDAC18の出力信号は電源電圧VDDの電圧値を制御して、出力波形のフルスケールの電圧値を定める。オフセットDAC20の出力するオフセット信号は、増幅器24に入力され、増幅器24の出力が電圧ゼロ値を基準とする波形となるように電圧を調整する。
【0055】
本実施形態による任意波形発生装置による波形出力の具体例を図5のグラフを用いて説明する。
【0056】
本具体例では、波形発生器16における遅延素子30、31、32、33、…314の遅延時間△Tが入力パルスのパルス幅Tよりも短い場合について説明する。例えば、図5(1)に示すように、入力パルスのパルス幅Tが遅延時間△Tの10倍である場合を例として説明する。
【0057】
記憶素子40a、41a、42a、43a、…、415aの記憶内容が「0000000000000000」と全てのビットが0の場合、アナログ出力波形aは、図5(2)に示すように、ゼロのまま変化しない。
【0058】
記憶素子40a、41a、42a、43a、…、415aの記憶内容が「1000000000000000」と第1ビット(単位回路40)のみが1で、残りのビットが0の場合、単位回路40からは入力パルスが出力され、残りの単位回路41、42、…、415から入力パルスは出力されない。したがって、アナログ出力波形bは、図5(3)に示すように、単一のパルス波形となる。
【0059】
記憶素子40a、41a、42a、43a、…、415aの記憶内容が「1100000000000000」と第1及び第2ビット(単位回路40、41)のみが1で、残りのビットが0の場合、単位回路40からは入力パルスが遅延せずに出力され、単位回路41からは入力パルスが、遅延時間△Tだけ遅れて出力される。残りの単位回路42、…、415から入力パルスは出力されない。したがって、アナログ出力波形cは、図5(4)に示すように、△Tだけ開始時間がずれた2つのパルスが重畳した波形となる。それぞれのパルスのパルス幅は、入力パルスのパルス幅Tに等しい。
【0060】
記憶素子40a、41a、42a、43a、…、415aの記憶内容が「1110000000000000」と第1乃至第3ビット(単位回路40、41、42)のみが1で、残りのビットが0の場合、単位回路40からは入力パルスが遅延せずに出力され、単位回路41からは入力パルスが遅延時間ΔTだけ遅れて出力され、単位回路42からは入力パルスが、更に遅延時間ΔTだけ遅れて遅延される。残りの単位回路43、…、415から入力パルスは出力されない。したがって、アナログ出力波形dは、図5(5)に示すように、△Tづつ開始時間がずれた3つのパルスが重畳した波形となる。それぞれのパルスのパルス幅は、入力パルスのパルス幅Tに等しい。
【0061】
記憶素子40a、41a、42a、43a、…、415aの記憶内容が「1111111111000000」と第1乃至第10ビット(単位回路40、41、…、409)のみが1で、残りのビットが0の場合、単位回路40からは入力パルスが遅延せずに出力され、単位回路41、…、409からは入力パルスが、時間△Tづつ遅れて出力される。残りの単位回路410、…、415から入力パルスは出力されない。したがって、アナログ出力波形eは、図5(6)に示すように、△Tづつ開始時間がずれた10個のパルスが重畳した三角波形状の波形となる。それぞれのパルスのパルス幅は、入力パルスのパルス幅Tに等しい。
【0062】
記憶素子40a、41a、42a、43a、…、415aの記憶内容が「1000000000001000」と第1及び第13ビット(単位回路40、412)のみが1で、残りのビットが0の場合、単位回路40からは入力パルスが遅延せずに出力され、単位回路412からは入力パルスが、遅延時間12△T(=T+2△T)だけ遅れて出力される。残りの単位回路41、…、415から入力パルスは出力されない。したがって、アナログ出力波形fは、図5(7)に示すように、2つのパルス幅Tの孤立パルスが2△Tだけ時間間隔をおいた波形となる。
【0063】
このように、本実施形態によれば、記憶素子40a、41a、42a、43a、…、415aの記憶内容を変更することにより、遅延素子30、31、32、33、…、314の遅延時間△Tの時間分解能の任意の波形を得ることができる。現在の技術では、入力パルスのパルス幅Tは1nsec程度の時間分解能が限度であるが、遅延素子30、31、32、33、…、314の遅延時間△Tは、パルス幅Tの10分の1以下の数10psec〜100psec程度の時間分解能を得ることができる。したがって、従来得られないような高い時間分解能の任意波形を得ることができる。
【0064】
更に、入力パルスのパルス幅T、遅延素子30、31、…の遅延時間△T、単位回路40、41、…のビット数を設定し、記憶素子40a、40b、…の記憶内容を変更することにより、任意の時間分解能で任意の形状の波形を得ることができる。
【0065】
[第2実施形態]
本発明の第2実施形態による任意波形発生装置を図6乃至図8を用いて説明する。図6は本実施形態による任意波形発生装置の波形発生器の回路図である。本実施形態による波形発生器16は、入力端28、合成部21、遅延部23、処理部25、記憶部27および出力端52を備える。遅延部23は、縦続接続された複数の遅延素子30、31、32、33、…、314を有する。処理部25は、複数の処理回路40b、41b、42b、43b、…、415bを有し、記憶部27は、複数の記憶素子40a、41a、42a、43a、…、415aを有する。合成部21は、処理回路40b、41b、42b、43b、…、415bの出力を共通接続した信号線と、信号線を接地する抵抗50を有する。図3及び図4に示す第1実施形態と同一又は類似の構成要素には同一の符号を付して説明を簡略又は省略する。
【0066】
本実施形態による波形発生器16は、図6に示すように、クロック制御部26からの所定のパルスが入力される入力端28に、15個の遅延素子30、31、32、33、…、314が縦続接続されている。入力端28、縦続接続された遅延素子30、31、32、33、…、314および出力端52のそれぞれの間には、16個の単位回路40、41、42、43、…、415のそれぞれが設けられている。
【0067】
各単位回路40、41、42、43、…、415は、2ビットの記憶素子40a、41a、42a、43a、…、415aと、処理回路40b、41b、42b、43b、…、415bとからそれぞれ構成されている。各処理回路40b、41b、42b、43b、…、415bは、ゲート回路40e、41e、42e、43e、…、415eと、Pチャネル型電界効果トランジスタ40f、41f、42f、43f、…、415fと、Nチャネル型電界効果トランジスタ40g、41g、42g、43g、…、415gのそれぞれから構成されている。
【0068】
ゲート回路40e、41e、42e、43e、…、415eには3つの入力端と2つの出力端とが設けられている。ゲート回路40e、41e、42e、43e、…、415eの第1入力端及び第2入力端は、それぞれ2ビットの記憶素子40a、41a、42a、43a、…、415aに接続され、第3入力端は、入力信号線Lに接続されている。ゲート回路40e、41e、42e、43e、…、415eの第1出力端及び第2出力端は、それぞれPチャネル型電界効果トランジスタ40f、41f、42f、43f、…415f及びNチャネル型電界効果トランジスタ40g、41g、42g、43g、…、415gのゲートに接続されている。
【0069】
Pチャネル型電界効果トランジスタ40f、41f、42f、43f、…415fのソースには正の電源電圧VDDが印加され、Nチャネル型電界効果トランジスタ40g、41g、42g、43g、…、415gのソースには負の電源電圧VSSが印加されている。Pチャネル型電界効果トランジスタ40f、41f、42f、43f、…、415fのドレインと、Nチャネル型電界効果トランジスタ40g、41g、42g、43g、…、415gのドレインは、それぞれ接続されて、処理回路40b、41b、42b、43b、…、415b間で共通接続されて抵抗50を介して接地されている。アナログ出力信号は出力端52から出力される。
【0070】
単位回路40、41、42、43、…、415の2ビットの記憶素子40a、41a、42a、43a、…、415aには、DSP12から制御用バス14を介して波形発生用デジタルデータが入力されて記憶される。フルスケールDAC18の出力信号は電源電圧VDD、VSSの電圧値を制御して、出力波形の正負のフルスケールの電圧値を定める。
【0071】
各処理回路40b、41b、42b、43b、…、415bによる出力波形について図7を用いて説明する。
【0072】
処理回路40b、41b、42b、43b、…、415bは、2ビットの記憶素子40a、41a、42a、43a、…、415aの記憶内容に応じて、出力しないようにするか、入力パルスをそのまま反転せずに出力するか、入力パルスを反転して出力するかを決定することができる。
【0073】
各記憶素子40a、41a、42a、43a、…、415aの記憶内容が(00)の場合には、ゲート回路40e、41e、42e、43e、…、415eの第1入力端および第2入力端には、論理値0が入力される。このとき、第3入力端にパルスが入力されても、ゲート回路40e、41e、42e、43e、…、415eの第1出力端からは”H(論理値1)”がPチャネル型電界効果トランジスタ40f、41f、42f、43f、…、415fのゲートにそれぞれ出力され、第2出力端からは”L(論理値0)”がNチャネル型電界効果トランジスタ40g、41g、42g、43g、…、415gのゲートにそれぞれ出力される。その結果、処理回路40b、41b、42b、43b、…、415bから、0のレベルの信号が出力される。
【0074】
各記憶素子40a、41a、42a、43a、…、415aの記憶内容が(01)の場合には、ゲート回路40e、41e、42e、43e、…、415eの第1入力端には論理値1が入力され、第2入力端には論理値0が入力される。第3入力端に入力される入力パルスがH(ハイ)であるとき、ゲート回路40e、41e、42e、43e、…、415eの第1出力端からは”L(論理値0)”がPチャネル型電界効果トランジスタ40f、41f、42f、43f、…、415fのゲートにそれぞれ出力される。また、第2出力端からも、”L(論理値0)”がNチャネル型電界効果トランジスタ40g、41g、42g、43g、…、415gのゲートにそれぞれ出力される。一方、第3入力端に入力される入力パルスがL(ロー)であるとき、ゲート回路40e、41e、42e、43e、…、415eの第1出力端からは”H(論理値1)”がPチャネル型電界効果トランジスタ40f、41f、42f、43f、…、415fのゲートにそれぞれ出力される。また、第2出力端からも、”H(論理値1)”がNチャネル型電界効果トランジスタ40g、41g、42g、43g、…、415gのゲートにそれぞれ出力される。その結果、処理回路40b、41b、42b、43b、…、415bからは、図7(3)に示すように、第3入力端に入力された入力パルスがそのまま出力されることになる。
【0075】
各記憶素子40a、41a、42a、43a、…、415aの記憶内容が(10)の場合には、ゲート回路40e、41e、42e、43e、…、415eの第1入力端には論理値0が入力され、第2入力端には論理値1が入力される。第3入力端に入力される入力パルスがH(ハイ)であるとき、ゲート回路40e、41e、42e、43e、…、415eの第1出力端からは”H(論理値1)”がPチャネル型電界効果トランジスタ40f、41f、42f、43f、…、415fのゲートにそれぞれ出力される。また、第2出力端からも、”H(論理値1)”がNチャネル型電界効果トランジスタ40g、41g、42g、43g、…、415gのゲートにそれぞれ出力される。一方、第3入力端に入力される入力パルスがL(ロー)であるとき、ゲート回路40e、41e、42e、43e、…、415eの第1出力端からは”L(論理値0)”がPチャネル型電界効果トランジスタ40f、41f、42f、43f、…、415fのゲートにそれぞれ出力される。また、第2出力端からも、”L(論理値0)”がNチャネル型電界効果トランジスタ40g、41g、42g、43g、…、415gのゲートにそれぞれ出力される。その結果、処理回路40b、41b、42b、43b、…、415bからは、図7(4)に示すように、第3入力端に入力された入力パルスが反転して出力されることになる。
【0076】
なお、各記憶素子40a、41a、42a、43a、…、415aの記憶内容が「11」の場合は使用しないようにする。
本実施形態による任意波形発生装置による波形出力の具体例について図8のグラフを用いて説明する。
【0077】
本具体例では、入力パルスのパルス幅Tが、図8(1)に示すように、波形発生器16における遅延素子30、31、32、33、…、314の遅延時間△Tの8倍である場合を例として説明する。
記憶素子40a、41a、42a、43a、…、415aの記憶内容の1ビット目が「1000000000000000」で、2ビット目が「0000000000100000」の場合、出力波形aは、図8(2)に示すように、正のパルスと負のパルスが2△Tだけ時間間隔をおいた波形となる。
【0078】
記憶素子40a、41a、42a、43a、…、415aの記憶内容の1ビット目が、「1111000000000000」で、2ビット目が「0000000000000111」の場合、出力波形aは、図8(3)に示すように、△Tづつ開始時間がずれた4個の正のパルスが重畳した正の台形形状の波形につづいて、2△Tだけ時間をおいて、△Tづつ開始時間がずれた3個の負のパルスが重畳して負の台形形状の波形があらわれる。
【0079】
このように、本実施形態によれば記憶素子40a、41a、42a、43a、…、415aの記憶内容を変更することにより、遅延素子30、31、32、33、…、314の遅延時間△Tの時間分解能で、正負に変化する任意の波形を得ることができる。
【0080】
[第3実施形態]
本発明の第3実施形態による任意波形発生装置を図9乃至図11を用いて説明する。図9は本実施形態による任意波形発生装置の波形発生器の回路図である。図3及び図4に示す第1実施形態と同一又は類似の構成要素には同一の符号を付して説明を簡略又は省略する。
【0081】
本実施形態による波形発生器16は、図9に示すように、単位回路40、41、42、43、…415の記憶素子40a、41a、42a、43a、…、415aを複数列で構成している点が第1実施形態と異なる。記憶素子40a、41a、42a、43a、…、415aは、複数の波形発生用データを記憶する。また、波形発生器16は、記憶素子40a、41a、42a、43a、…、415aに格納されたデータを切り替えるデータ切替部29を有する。データ切替部29は、複数の波形発生用データを所定のタイミングで切り替えることができる。各処理回路40b、41b、42b、43b、…、415bは、出力波形が入力信号よりも長い周期を有するように、記憶素子40a、41a、42a、43a、…、415aに記憶された複数の波形発生用データに基づいて、出力信号を出力する。具体的には、処理回路40b、41b、42b、43b、…、415bは、データ切替部29により切り替えられた波形発生用データに基づいて、出力信号を出力する。
【0082】
この実施形態においては、記憶素子40a、41a、42a、43a、…、415aの複数列を順次切り替えることによって長周期の波形を合成する。例えば、記憶素子40a、41a、42a、43a、…、415aを4列で構成し、入力パルスの立ち上がりに同期して、記憶素子40a、41a、42a、43a、…、415aの複数列を順次切り替えて、入力パルスよりも長い周期の出力波形を得ることができる。
【0083】
本実施形態により任意波形発生装置による波形出力の具体例について図10及び図11を用いて説明する。図10は記憶素子に記憶する4列の波形データの一例を示し、図11は図10の波形データによる出力波形を示す。
【0084】
本具体例では、入力パルスのパルス幅Tが、図11(1)に示すように、波形発生器16における遅延素子30、31、32、33、…、314の各遅延時間△Tの8倍であり、入力パルスが、16△T毎に入力されるようにする。
【0085】
本具体例では、図10に示される4列の波形データにより波形を生成する。1列目の波形データは「1100000000000000」であり、2列目の波形データは「0111000000000000」であり、3列目の波形データは「0000010100000000」であり、4列目の波形データは「1001000001000000」である。
【0086】
これら4列の波形データを入力パルスに同期して順次切り替える。図11に示すように、最初の入力パルスに対しては1列目の波形データを用い、2番目の入力パルスに対しては2列目の波形データを用い、3番目の入力パルスに対しては3列目の波形データを用い、4番目の入力パルスに対しては4列目の波形データを用いる。
【0087】
これら4列の波形データを用いることにより、図11(3)に示すように、最初の16△Tの期間は1列目の波形データに応じた波形となり、次の16△Tの期間は2列目の波形データに応じた波形となり、次の16△Tの期間は3列目の波形データに応じた波形となり、次の16△Tの期間は4列目の波形データに応じた波形となる。
【0088】
このように、本実施形態によれば、記憶素子40a、41a、42a、43a、…、415aの記憶内容を順次切り替えることにより、長周期の波形を得ることができる。
【0089】
[第4実施形態]
本発明の第4実施形態による任意波形発生装置を図12を用いて説明する。図12は本実施形態による任意波形発生装置の波形発生器の回路図である。図3及び図4に示す第1実施形態と同一又は類似の構成要素には同一の符号を付して説明を簡略又は省略する。
本実施形態による波形発生器16は、図12に示すように、入力端28に15個の遅延素子30、31、32、33、…、314が縦続接続され、更に、最終段の遅延素子314の出力端が初段の遅延素子30の入力端に縦続接続されている。15個の遅延素子30、31、32、33、…、314が環状に接続されている。
【0090】
一度、スタートパルスを入力端28から入力すると、遅延素子30、31、32、33、…314により遅延されたスタートパルスが初段に戻り、一定周期の出力波形が連続して出力される。複数列の記憶素子40a、41a、42a、43a、…、415aの記憶内容を順次切り替えれば、長周期の波形が連続して出力される。
【0091】
このように、本実施形態によれば、所望の任意波形を連続して得ることができる。
【0092】
[第5実施形態]
本発明の第5実施形態による任意波形発生装置を図13乃至図15を用いて説明する。図13は本実施形態による任意波形発生装置の波形発生器の回路図である。図3及び図4に示す第1実施形態と同一又は類似の構成要素には同一の符号を付して説明を簡略又は省略する。
【0093】
本実施形態による波形発生器16は、図13に示すように、縦続接続された15個の遅延素子30、31、32、33、…、314と並列に、縦続接続された15個の遅延素子60、61、62、63、…614が設けられている。遅延素子60、61、62、63、…614の遅延時間は、遅延素子30,31、32、33、…、314の遅延時間と同じである。初段の遅延素子60の前段には、遅延時間△τの遅延素子54が設けられている。この遅延素子54の遅延時間△τにより、出力される短パルス幅△τが決定される。
【0094】
ナンドゲート40c、41c、42c、43c、…、415cの入力端には、記憶素子40a、41a、42a、43a、…、415aと、入力信号線Lに加えて、遅延素子60、61、62、63、…、614が接続されている信号線Mが反転して入力されている。
【0095】
記憶素子40a、41a、42a、43a、…、415aの記憶内容が「1」の場合、入力端28にパルス幅Tのパルスが入力されると、A点の波形は、図14(1)に示すようになる。B点の波形は、遅延素子54により△τだけ遅延されて、図14(2)に示すようになる。B点の波形は、反転されてナンドゲート40c、41c、42c、43c、…、415cに入力されるから、C点の波形は、図14(3)に示すように、パルス幅△τの短パルスの波形となる。すなわち、処理回路40b、41b、42b、43b、…、415bは、入力信号(パルス)、記憶素子40a、41a、42a、43a、…、415aに記憶された波形発生用データ、および所定時間遅延された入力信号に基づいて、出力信号を出力する。この具体例では、入力信号は、Δτだけ遅延されて処理回路に入力される。合成部21は、出力信号に基づいて、所定のパルス幅を有するパルスを、出力波形として出力する。この波形発生器16は、入力パルスのパルス幅にかかわらず、一定のパルス幅△τの短パルスを得ることができる。
本実施形態による任意波形発生装置による波形出力の具体例について図15を用いて説明する。
【0096】
図15(1)に示すようなパルス幅Tの入力パルスが入力される場合、記憶素子40a、41a、42a、43a、…、415aに記憶された波形データが図15(2)に示すように「1100101000110010」であると、波形データに応じてパルス幅△τの短パルスが出力される。図15(3)に示すように、隣り合った記憶素子に”1”が格納されているとき、互いのパルスの前縁同士の間隔はΔTとなる。
【0097】
このように、本実施形態によれば、任意の時間間隔で一定の短パルスが発生するような任意波形を自在に得ることができる。しかも、短パルスのパルス幅△τを数10psec程度の限界まで短くすることができる。
本実施形態の波形発生装置を用いて、パルス変調方式に適した波形を発生することができる。パルス変調方式には、パルス振幅変調(PAM:Pulse Amplitude Modulation)、パルス位置変調(PPM:Pulse Position Modulation)、パルス幅変調(PWM:Pulse Width Modulation)、パルス数変調(PNM:Pulse Number Modulation)、パルス符号変調(PCM:Pulse Code Modulation)等があるが、本実施形態は、特に、変調信号の離散値をパルス数で表すパルス数変調方式に適している。
【0098】
[第6実施形態]
本発明の第6実施形態による任意波形発生装置を図16を用いて説明する。図16は本実施形態による任意波形発生装置の波形発生器の回路図である。図3及び図4に示す第1実施形態と同一又は類似の構成要素には同一の符号を付して説明を簡略又は省略する。
【0099】
本実施形態の任意波形発生装置は、第5実施形態と同様に短パルスの任意波形を発生する。本実施形態においては、短パルスを生成するために、インバータ40h、41h、42h、43h、…415hと、ナンドゲート40i、41i、42i、43i、…、415iとが用いられる。
【0100】
ナンドゲート40i、41i、42i、43i、…、415iの第1入力端はそれぞれ記憶素子40a、41a、42a、43a、…、415aに接続され、第2入力端はそれぞれインバータ40h、41h、42h、43h、…415hの入力端に接続され、第3入力端はそれぞれインバータ40h、41h、42h、43h、…、415hの出力端に接続されている。入力信号線Lはインバータ40h、41h、42h、43h、…415hの入力端に接続されている。
【0101】
記憶素子40a、41a、42a、43a、…、415aの記憶内容が「1」の場合、入力端28にパルスが入力されると、インバータ40h、41h、42h、43h、…、415hの遅延時間に等しいパルス幅の短パルスが生成される。すなわち、処理回路40b、41b、42b、43b、…、415bは、入力信号(パルス)、記憶素子40a、41a、42a、43a、…、415aに記憶された波形発生用データ、および所定時間遅延された入力信号に基づいて、出力信号を出力する。この具体例では、入力信号は、インバータ40h、41h、42h、43h、…、415hの通過時間だけ遅延されて処理回路に入力される。合成部21は、出力信号に基づいて、所定のパルス幅を有するパルスを、出力波形として出力する。本実施形態によると、入力パルスのパルス幅にかかわらず、インバータ40h、41h、42h、43h、…415hの遅延時間に等しいパルス幅の短パルスを得ることができる。
このように、本実施形態によれば、任意の時間間隔で一定の短パルスが発生するような任意波形を自在に得ることができる。
【0102】
[第7実施形態]
本発明の第7実施形態による任意波形発生装置を図17を用いて説明する。図17は本実施形態による任意波形発生装置の波形発生器の電流供給回路の回路図である。
【0103】
本実施形態の波形発生器の電流供給回路では、一対のPチャネル型電界効果トランジスタ40d、40d’を用いている点が上述した実施形態とは異なる。Pチャネル型電界効果トランジスタ40dと、Pチャネル型電界効果トランジスタ40d’のソースは共通接続され、電源電圧VDDに接続されている。一方のPチャネル型電界効果トランジスタ40dのドレインはアナログ出力の出力端52に接続され、他方のPチャネル型電界効果トランジスタ40d’のドレインは接地されている。
【0104】
一方のPチャネル型電界効果トランジスタ40dのゲートには、ナンドゲート40cの出力信号Dが印加され、他方のPチャネル型電界効果トランジスタ40d’のゲートには、ナンドゲート40cの出力信号Dの反転信号が印加される。
【0105】
このように電流供給回路を構成することにより、出力信号Dが変化しても全体の電流変動を最小限に抑えることができ、アナログ波形の歪みと遅延を防ぎ、電流スイッチとしての高速化を実現することができる。
【0106】
[第8実施形態]
本発明の第8実施形態による任意波形発生装置を図18乃至図21を用いて説明する。
図18に本実施形態による任意波形発生装置の波形発生器の一具体例を示す。本具体例の波形発生器100においては、入力端101と出力端102の間に、図4に示す波形発生回路が複数列設けられている。複数の波形発生回路が、入力端101に対して互いに並列に接続されている。波形発生器100において、各波形発生回路に含まれる遅延部が、互いに並列に接続され、遅延部のそれぞれに対して、処理部が設けられている。図18においては、遅延部が、縦続接続された15個の遅延素子70、71、72、73、…、714を有し、入力端101と、縦続接続された遅延素子70、71、72、73、…714、および出力端102のそれぞれの間に、16個の記憶素子80、81、82、83、…815と、処理回路90、91、92、93、…915とが設けられている。各処理回路90、91、92、93、…915は、ナンドゲートと、Pチャネル型電界効果トランジスタにより構成されている。
【0107】
本実施形態の波形発生器100には、同じ波形発生回路が複数列設けられている。各波形発生回路の初段の遅延素子70は共通接続されて、クロック制御部26からの所定のパルスが入力される入力端101に接続されている。各波形発生回路の処理回路90、91、92、93、…、915のPチャネル型電界効果トランジスタのドレインは共通接続されて、アナログ信号を出力する出力端102に接続されている。出力端102は抵抗104を介して接地されている。
【0108】
アナログ出力信号の時間軸に沿った波形の設定は、各波形発生回路の記憶素子80、81、82、83、…、815の記憶内容により行い、アナログ出力信号の振幅値の設定は、縦方向において「1」が記憶された記憶素子80、81、82、83、…、815の個数により行う。
【0109】
図19に本実施形態による任意波形発生装置の波形発生器の他の具体例を示す。本具体例の波形発生器100は、図16に関連して説明した波形発生器を、入力端101と出力端102の間に複数列設けたことを特徴としている。
処理回路90、91、92、93、…、915は、インバータとナンドゲートとを用いている。処理回路90、91、92、93、…、915のナンドゲートの第1入力端は、それぞれ記憶素子80、81、82、83、…815に接続され、第2入力端はそれぞれインバータの入力端に接続され、第3入力端はそれぞれインバータの出力端に接続されている。入力信号線はインバータの入力端に接続されている。入力信号線からパルスが入力されると、図16に関連して説明したように、処理回路90、91、92、93、…、915によりパルス幅の短い短パルスが出力される。
【0110】
図19に示された波形発生器100による波形出力の具体例を図20のグラフを用いて説明する。本具体例では、16個の記憶素子80、81、82、83、…、815を有する波形発生回路が、5列設けられている。したがって、波形発生器100の記憶素子の80、81、82、83、…、815の記憶内容は、図20(1)に示すように、5×16の構成となる。
本具体例の波形発生器100では、図20(1)に示す5×16の記憶内容において、横方向が時間軸に対応し、縦方向が短パルスの振幅に対応している。このような記憶内容により発生する波形を図20(2)に示す。この任意波形は記憶内容に対応している。
【0111】
各波形発生回路の第0段の記憶素子80の記憶内容は「00001」と「1」が1個であるから、振幅「1」の短パルスが発生する。第1段の記憶素子81の記憶内容は「00011」と「1」が2個であるから、振幅「2」の短パルスが発生する。第2段の記憶素子82の記憶内容は「00111」と「1」が3個であるから、振幅「3」の短パルスが発生する。第3段の記憶素子83の記憶内容は「00001」と「1」が1個であるから、振幅「1」の短パルスが発生する。第4段の記憶素子84の記憶内容は「00000」と「1」が0個であるから、短パルスは発生しない。第5段乃至第9段の記憶素子85〜89の記憶内容は「00001」と「1」が1個であるから、振幅「1」の短パルスが発生する。第10段の記憶素子810の記憶内容は「00000」と「1」が0個であるから、短パルスは発生しない。第12段の記憶素子812の記憶内容は「00011」と「1」が2個であるから、振幅「2」の短パルスが発生する。第13段の記憶素子813の記憶内容は「00111」と「1」が3個であるから、振幅「3」の短パルスが発生する。第13段の記憶素子813の記憶内容は「00011」と「1」が2個であるから、振幅「2」の短パルスが発生する。第14段の記憶素子814の記憶内容は「00011」と「1」が2個であるから、振幅「2」の短パルスが発生する。第15段の記憶素子815の記憶内容は「00001」と「1」が1個であるから、振幅「1」の短パルスが発生する。
【0112】
なお、各段の記憶素子80、81、82、83、…、815における「1」の個数により振幅が決定されるので、個数が同じであれば「1」を記憶する記憶素子の位置は問題ではない。すなわち、この実施形態においては、出力信号を出力する処理回路の数に応じたレベルを有する波形を生成することが可能である。
図21に本実施形態による任意波形発生装置の波形発生器の更に他の具体例を示す。本具体例の波形発生器100は、図18に示す各波形発生回路における遅延素子を縦方向において共通にしている。共通の遅延素子70、71、72、73、…、714としては駆動能力の大きなものを用いるのが望ましい。
【0113】
縦続接続された遅延素子70、71、72、73、…、714に対して、記憶素子80、81、82、83、…、815と、処理回路90、91、92、93、…、915により構成される波形発生回路を、複数列、設けている。
このように本具体例によれば、遅延素子を複数の波形発生回路に共通したので、各波形発生回路の各段における遅延時間のずれが発生しなくなり、正確に所望の任意波形を発生することができる。
【0114】
[第9実施形態]
本発明の第9実施形態による任意波形発生装置を図22を用いて説明する。図22は本実施形態による任意波形発生装置の波形発生器を示す回路図である。
本実施形態の波形発生器110は、図22(2)又は図22(3)に示す遅延回路120をマトリクス状に配置している。マトリクス状に配置された遅延回路120は横方向に入力信号線により共通接続され、縦方向に出力信号線により共通接続されている。入力信号線は入力端130に接続され、出力信号線は出力端132に接続されている。出力端132は抵抗134を介して設置されている。
【0115】
図22(2)に示す遅延回路120は、遅延素子121と、記憶素子122と、ナンドゲート123と、Pチャネル型電界効果トランジスタ124により構成されている。遅延素子121は入力信号線に接続され、ナンドゲート123の一方の入力端は記憶素子122に接続され、他方の入力端は入力信号線に接続され、出力端はPチャネル型電界効果トランジスタ124のゲートに接続されている。Pチャネル型電界効果トランジスタ124のソースには電源電圧VDDが印加され、ドレインは出力信号に接続されている。
【0116】
図22(3)に示す遅延回路120は、遅延素子121と、記憶素子122と、インバータ125と、ナンドゲート126と、Pチャネル型電界効果トランジスタ124により構成されている。インバータ125の入力端は入力信号線に接続され、ナンドゲート126の第1入力端は記憶素子122に接続され、第2入力端はインバータ125の入力端に接続され、第3入力端はインバータ125の出力端に接続されている。この遅延回路120は、短いパルス幅のパルス信号を出力することができる。
【0117】
マトリクス状に配列された遅延回路120の記憶素子122に、図22(1)の左右方向である行方向においては生成波形の時間の変化を規定し、上下方向である列方向においては生成波形の振幅の変化を規定する。すなわち、マトリクス状に配列された遅延回路120の記憶素子122に、生成波形の形状に対応するパターンで「1」を記憶させればよい。
このように本実施例によれば、生成したい波形のパターンを記憶素子に記憶させるだけでいいので、直観的に生成する波形を設定することができる。
【0118】
[第10実施形態]
本発明の第10実施形態による任意波形発生装置を図23および24を用いて説明する。図23は本実施形態による任意波形発生装置の波形発生器140を示す回路図である。
【0119】
本実施形態の波形発生器140においては、図22(2)又は図22(3)に示された遅延回路120がマトリクス状に配置されている。図23では、遅延回路120として、遅延回路120a、120b、120cおよび120dが符号を付されて示されている。マトリクス状に配置された遅延回路120は横方向に入力信号線により共通接続され、縦方向に出力信号線により共通接続されている。入力信号線は入力端130に接続され、出力信号線は出力端132に接続されている。出力端132は抵抗134を介して設けられている。
【0120】
横方向に入力信号線により共通接続された遅延回路120は、図3〜17に関連して説明した波形発生器16を構成する。波形発生器140は、複数の波形発生器16を、入力端130に対して並列に並べた構成を有している。遅延回路120において、例えば図22(2)に示される遅延素子121は、入力信号を時間ΔTだけ遅延させる。本実施形態では、遅延素子121による遅延時間ΔTよりも更に短い時間分解能を有する波形発生器140を提供することを目的としている。
【0121】
上記目的を実現するために、波形発生器140は、横方向に接続される遅延回路の前段に、微小遅延素子136a〜136oを備える。微小遅延素子136aは、Δtの遅延素子であり、微小遅延素子136bは、2Δtの遅延素子である。以下、微小遅延素子136c、136d、・・・136oは、それぞれΔtずつ遅延量を増やした遅延素子である。本具体例では、Δtは、ΔT/16(ΔTは、遅延素子121の遅延時間)に等しく定められる。微小遅延素子136a〜136oを設けることにより、遅延素子121による遅延時間ΔTを16分割した微小遅延時間Δtの分解能を実現することが可能となる。
【0122】
波形発生器140を構成する各波形発生回路から、互いにΔtの整数倍だけ位相がずれた波形が出力される。したがって、この具体例によると、遅延素子121による遅延時間ΔTを16分割した時間Δtの分解能を有する波形発生器140が実現される。
【0123】
図24は、本実施形態による遅延回路120a、120b、120cおよび120dから出力される出力信号の関係を示す図である。遅延回路120a、120b、120cおよび120dにおける記憶素子122(図22(2)(3)参照)には、「1」が格納されていると仮定する。遅延回路120aおよび120bは、波形発生回路において遅延素子121を通らない入力パルスが出力される。また、遅延回路120cおよび120dは、1つの遅延素子121を通った入力パルスが出力される。また、図23に示されるように、遅延回路120aおよび120cを含む波形発生回路の前段には、微小遅延素子が設けられておらず、一方、遅延回路120bおよび12dを含む波形発生回路の前段には、Δtの遅延量を有する微小遅延素子136aが設けられている。この具体例において、遅延回路120cおよび120dは、図22(2)に示される構成を有しており、遅延回路120aおよび120bは、図22(2)に示される構成から遅延素子121を除いた構成を有している。
【0124】
図24(1)は、入力端130に入力される入力パルスの信号波形を示す。
図24(2)は、遅延回路120aの出力波形を示す。遅延回路120aは、遅延素子121を有しておらず、また、遅延回路120aの前段には、微小遅延素子が設けられていない。そのため、遅延回路120aの出力波形は、入力パルスの信号波形と同一となる。
【0125】
図24(3)は、遅延回路120bの出力波形を示す。入力パルスは、微小遅延素子136aを通って、遅延回路120bに入力される。前述したとおり、遅延回路120bは遅延素子121を有していない。したがって、遅延回路120bから出力される波形においては、遅延素子121による遅延は生じないが、微小遅延素子136aによる遅延が生じる。そのため、この出力波形は、入力パルスに対してΔtだけ遅延される。
図24(4)は、遅延回路120cの出力波形を示す。遅延回路120cは、遅延素子121を有しており、その出力波形は、遅延回路120aの出力波形から遅延時間ΔTだけ遅延する。
図24(5)は、遅延回路120dの出力波形を示す。遅延回路120dは、遅延素子121を有しており、その出力波形は、遅延回路120bの出力波形から遅延時間ΔTだけ遅延する。したがって、遅延回路120dの出力波形は、入力パルスから(ΔT+Δt)だけ遅延する。
【0126】
以上、2段の波形発生回路について説明してきたが、これら以外の波形発生回路の出力波形にも、設けられた微小遅延素子(136a〜136o)による遅延量に応じた遅延が生じる。例えば、微小遅延素子136hは、入力パルスを8Δt遅延して出力し、また、微小遅延素子136oは、入力パルスを15Δt遅延して出力する。そのため、微小遅延素子136hの後段に設けられた遅延回路からは、ΔTの整数倍の時間に8Δtを加えた時間だけ遅れた信号が出力され、同様に、微小遅延素子136oの後段に設けられた遅延回路からは、ΔTの整数倍の時間に15Δtを加えた時間だけ遅れた信号が出力される。
【0127】
また、この具体例においては、遅延回路120が図22(2)に示される構成を有しているが、別の具体例においては、遅延回路120が図22(3)に示される構成を有してもよい。このとき、各遅延回路120からの出力は、短いパルス幅を有するパルス信号となる。
【0128】
このように、本発明の第10の実施形態は、時間分解能に優れた波形発生器140を提供することが可能である。したがって、第10実施形態による波形発生器140は、Δtの時間分解能で、所望の波形を高精度に生成することが可能となる。
【0129】
図25は、被試験デバイス166を試験する半導体試験装置160のブロック図を示す。半導体試験装置160は、任意波形発生装置10、信号入出力部162、および検査部164を備える。任意波形発生装置10は、図3に関連して説明された任意波形発生装置に対応し、少なくとも任意波形を生成することができる波形発生器を有している。この波形発生器は、図3〜24に関連して説明された波形発生器16、100、110、140に対応する。
【0130】
任意波形発生装置10に組み込まれた波形発生器は、被試験デバイス166を試験するための試験信号の波形を発生することができる。任意波形発生装置10は、試験信号を信号入出力部162に供給する。信号入出力部162には、被試験デバイス166が電気的に接続されている。信号入出力部162は、試験信号を被試験デバイス166に供給する。被試験デバイス166は、試験信号に基づいて、応答結果であるデバイス出力信号を信号入出力部162に供給する。信号入出力部162は、デバイス出力信号を受け取り、検査部164に供給する。検査部164は、信号入出力部162で受け取られたデバイス出力信号に基づいて、デバイス出力信号が正常なデバイスの応答結果であるか否かを判定する。デバイス出力信号が、正常なデバイスの応答結果であることが判定されると、検査部164は、被試験デバイス166が良品であることを判定する。逆に、デバイス出力信号が、正常なデバイスの応答結果でないことが判定されると、検査部164は、被試験デバイス166が不良品であることを判定する。このように、検査部164は、被試験デバイス166の良否を検査することができる。
【0131】
図26は、本発明による波形発生器174を組み込んだ半導体デバイス170を示す。この半導体デバイス170は、自己診断機能を有するBIST(Built in Self Test)素子であり、波形発生器174、デバイス回路172および信号出力部176を有している。デバイス回路172は、アナログ素子として所要の機能を実現すべく構成された回路である。波形発生器174は、図3〜24に関連して説明された波形発生器16、100、110、140に対応する。この半導体デバイス170は、本発明における波形発生器174を組み込んだことを特徴とする。
【0132】
波形発生器174は、入力される入力信号に基づいて、デバイス回路172を試験するための任意の試験信号の波形を発生することができる。ここで、入力信号は、例えば、クロック信号などであってもよい。試験信号は、デバイス回路172に入力される。デバイス回路172は、試験信号に基づいて、応答結果であるデバイス出力信号を出力する。デバイス出力信号は、信号出力部176に供給される。信号出力部176は、デバイス回路172からの出力を、半導体デバイス170の外部に設けられた検査部178で処理しやすいように変換して、出力することができる。信号出力部176は、例えば、アンダーサンプル回路であって、高周波である出力信号を低周波信号に変換してもよい。信号出力部176で変換された変換信号は、検査部178に供給される。検査部178は、変換信号を受け取り、デバイス回路172の出力が正常なデバイスの応答結果であるか否かを検査する。検査部178における検査結果により、半導体デバイス170におけるデバイス回路172の良否が判定される。
【0133】
このように、半導体デバイス170の内部に本発明による波形発生器174を組み込むことによって、デバイスの高速応答を正確に試験することが実現可能となる。本発明による波形発生器174は、非常に高い時間分解能を有しているため、高精度な試験が可能となる。
【0134】
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、処理回路は上記実施形態のものに限定されることなく、記憶内容に基づいて入力信号を処理できるものであればいかなる回路でもよい。
また、処理回路の電流供給回路も上記実施形態のものに限定されることなくいかなる回路でもよい。また、上記実施形態では電流供給回路で供給される電流値は同じであるが、処理回路により供給する電流値を重み付けて異ならせてもよい。
【0135】
また、処理回路の短いパルスを発生する回路についても、上記実施形態に限定されることなくいかなる回路構成でもよい。
また、本発明の任意波形発生装置は、任意波形を利用するいかなる電子装置にも適用可能である。特に、任意波形を利用してデバイスの試験を行うデバイス試験装置に適用することができる。
【0136】
上記説明から明らかなように、本発明によれば、時間分解能の優れた波形発生装置、当該波形発生装置を組み込んだ半導体試験装置および半導体デバイスを提供することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれることが、特許請求の範囲の記載から明らかである。
【0137】
【発明の効果】
以上の通り、本発明によれば、入力信号を遅延する、縦続接続された複数の遅延手段と、前記複数の遅延手段の間にそれぞれ挿入され、波形発生用データを記憶する記憶手段と、前記記憶手段の記憶内容に基づいて入力信号を処理する処理手段とを有する複数の単位手段とを有し、前記複数の単位手段の前記処理手段から出力される出力信号を合成し、前記波形発生用データに基づいた波形を出力するようにしたので、高分解能で高精度な任意波形を発生することができる。
【図面の簡単な説明】
【図1】従来の任意波形発生装置のブロック図である。
【図2】従来の任意波形発生装置の波形発生器の回路図である。
【図3】本発明の第1実施形態による任意波形発生装置のブロック図である。
【図4】本発明の第1実施形態による任意波形発生装置の波形発生器の回路図である。
【図5】本発明の第1実施形態による任意波形発生装置の波形発生器の波形出力の一具体例を示すグラフである。
【図6】本発明の第2実施形態による任意波形発生装置の波形発生器の回路図である。
【図7】本発明の第2実施形態による任意波形発生装置の波形発生器の波形出力の一具体例を示すグラフである。
【図8】本発明の第2実施形態による任意波形発生装置の波形発生器の波形出力の一具体例を示すグラフである。
【図9】本発明の第3実施形態による任意波形発生装置の波形発生器の回路図である。
【図10】本発明の第3実施形態による任意波形発生装置の波形発生器の波形発生用データの一具体例を示すグラフである。
【図11】本発明の第3実施形態による任意波形発生装置の波形発生器の波形出力の一具体例を示すグラフである。
【図12】本発明の第4実施形態による任意波形発生装置の波形発生器の回路図である。
【図13】本発明の第5実施形態による任意波形発生装置の波形発生器の回路図である。
【図14】本発明の第5実施形態による任意波形発生装置の波形発生器の波形出力を示すグラフである。
【図15】本発明の第5実施形態による任意波形発生装置の波形発生器の波形出力の一具体例を示すグラフである。
【図16】本発明の第6実施形態による任意波形発生装置の波形発生器の回路図である。
【図17】本発明の第7実施形態による任意波形発生装置の波形発生器の電流供給回路の回路図である。
【図18】本発明の第8実施形態による任意波形発生装置の波形発生器の一具体例の回路図である。
【図19】本発明の第8実施形態による任意波形発生装置の波形発生器の他の具体例の回路図である。
【図20】本発明の第8実施形態による任意波形発生装置の波形発生器の波形出力の一具体例を示すグラフである。
【図21】本発明の第8実施形態による任意波形発生装置の波形発生器の更に他の具体例の回路図である。
【図22】本発明の第9実施形態による任意波形発生装置の波形発生器の回路図である。
【図23】本発明の第10実施形態による任意波形発生装置の波形発生器の回路図である。
【図24】本発明の第10実施形態による単位回路120a、120b、120cおよび120dから出力される出力信号の関係を示す図である。
【図25】被試験デバイスを試験する半導体試験装置160のブロック図を示す。
【図26】本発明による波形発生器174を組み込んだ半導体デバイス170を示す。
【符号の説明】
10・・・任意波形発生装置、12・・・DSP、14・・・制御用バス、16・・・波形発生器、18・・・フルスケースDAC、20・・・オフセットDAC、22・・・LPF、24・・・増幅器、26・・・クロック制御部、28・・・入力端、30、31、32、33、…、314・・・遅延素子、41、41、42、43、…、415・・・単位回路、40a、41a、42a、43a、…、415a・・・記憶素子、40b、41b、42b、43b、…、415b・・・処理回路、40c、41c、42c、43c、…、415c・・・ナンドゲート、40d、41d、42d、43d、…、415d・・・Pチャネル型電界効果トランジスタ、40e、41e、42e、43e、…、415e・・・ゲート回路、40f、41f、42f、43f、…、415f・・・Pチャネル型電界効果トランジスタ、40g、41g、42g、43g、…、415g・・・Nチャネル型電界効果トランジスタ、40h、41h、42h、43h、…、415h・・・インバータ、40i、41i、42i、43i、…、415i・・・ナンドゲート、50・・・抵抗、52・・・出力端、60、61、62、63、…、614・・・遅延素子、70、71、72、73、…、714・・・遅延素子、80、81、82、83、…、815・・・記憶素子、90、91、92、93、…、915・・・処理回路、100・・・波形発生器、101・・・入力端、102・・・出力端、104・・・抵抗、110・・・波形発生器、120、120a、120b、120c、120d・・・遅延回路、130・・・入力端、132・・・出力端、134・・・抵抗、121・・・遅延素子、122・・・記憶素子、123・・・ナンドゲート、124・・・Pチャネル型電界効果トランジスタ、125・・・インバータ、126・・・ナンドゲート、136a、136b、136c、136d、136e、136f、136g、136h、136i、136j、136k、136l、136m、136n、136o・・・微小遅延素子、140・・・波形発生器、160・・・半導体試験装置、162・・・信号入出力部、164・・・検査部、166・・・被試験デバイス、170・・・半導体デバイス、172・・・デバイス回路、174・・・波形発生器、176・・・信号入出力部、178・・・検査部、200・・・任意波形発生装置、202・・・DSP、204・・・波形メモリ、206・・・フルスケースDAC、208・・・オフセットDAC、210・・・LPF、212・・・増幅器、214・・・クロック制御部、221、222、…、215・・・電流源、231、232、…、235・・・電流スイッチ、241・・・抵抗
Claims (23)
- 入力信号が入力される入力端と、
前記入力信号を遅延する、縦続接続された複数の遅延手段を有する遅延部と、
前記複数の遅延手段のそれぞれから出力される遅延された前記入力信号が入力され、前記入力信号に基づいて出力信号を出力する複数の処理手段を有する処理部と、
前記処理部の前記処理手段から出力される前記出力信号を合成した波形を生成する合成部と、
複数の前記処理手段のそれぞれに対して設けられる、前記波形を定める波形発生用データを記憶する複数の記憶手段と
を備え、
前記記憶手段は、前記入力信号を反転するか否かを示す記憶内容を記憶し、
前記処理手段のそれぞれは、前記記憶手段に記憶された前記波形発生用データに基づいて、遅延された前記入力信号を、反転しまたは反転せずに、前記出力信号として出力することを特徴とする波形発生装置。 - 前記入力端に対して互いに並列に接続された複数の前記遅延部と、
前記複数の遅延部のそれぞれに対して設けられる複数の前記処理部と
を備えることを特徴とする請求項1に記載の波形発生装置。 - 前記合成部は、前記出力信号を加算した加算量に基づいて、前記波形を生成することを特徴とする請求項1または2に記載の波形発生装置。
- 前記処理部は、前記入力端に供給された前記入力信号が入力される処理手段を含むことを特徴とする請求項1から3のいずれかに記載の波形発生装置。
- 前記記憶手段は、複数の前記波形発生用データを記憶し、
前記処理手段は、前記波形が前記入力信号よりも長い周期を有するように、前記記憶手段に記憶された複数の前記波形発生用データに基づいて前記出力信号を出力することを特徴とする請求項1に記載の波形発生装置。 - 前記複数の波形発生用データを、所定のタイミングで切り替えるデータ切替部を備え、
前記処理手段が、前記データ切替部により切り替えられた前記波形発生用データに基づいて、前記出力信号を出力することを特徴とする請求項5に記載の波形発生装置。 - 前記遅延部において、最終段の前記遅延手段の出力が初段の前記遅延手段の入力に接続されていることを特徴とする請求項1から6のいずれかに記載の波形発生装置。
- 前記処理手段は、前記入力信号、および前記記憶手段に記憶された前記波形発生用データに基づいて、前記出力信号を出力し、
前記合成部は、前記出力信号に基づいて、前記波形として所定のパルス幅を有するパルスを生成することを特徴とする請求項1から7のいずれかに記載の波形発生装置。 - 前記処理手段は、前記入力信号、前記記憶手段に記憶された前記波形発生用データ、および所定時間遅延された前記入力信号に基づいて、前記出力信号を出力し、
前記合成部は、前記出力信号に基づいて、前記パルスを生成することを特徴とする請求項8に記載の波形発生装置。 - 前記処理手段のそれぞれは、互いに大きさの等しい電流である前記出力信号を出力することを特徴とする請求項1から9のいずれかに記載の波形発生装置。
- 前記合成部は、前記出力信号を出力する前記処理手段の数に応じたレベルを有する前記波形を生成することを特徴とする請求項10に記載の波形発生装置。
- 前記処理手段は、前記出力信号と、前記出力信号を反転した反転信号に基づいて、電流を供給する電流供給回路を有することを特徴とする請求項1から11のいずれかに記載の波形発生装置。
- 前記入力端と、初段の前記遅延手段の間に、前記遅延手段が有する遅延量よりも小さい遅延量を有する微小遅延素子が設けられることを特徴とする請求項1から12のいずれかに記載の波形発生装置。
- 前記入力端と、複数の前記遅延部におけるそれぞれの初段の前記遅延手段の間に、前記遅延手段の遅延量よりも小さく且つ前記遅延部毎に異なる遅延量を有する微小遅延素子がそれぞれ設けられることを特徴とする請求項2に記載の波形発生装置。
- 前記処理手段は、ゲート回路と、Pチャネル型電界効果トランジスタと、Nチャネル型電界効果トランジスタとを備え、
前記Pチャネル型電界効果トランジスタのソースには正の電源電圧が供給され、前記Pチャネル型電界効果トランジスタのゲートには前記ゲート回路の出力が接続され、
前記Nチャネル型電界効果トランジスタのソースには負の電源電圧が供給され、前記Nチャネル型電界効果トランジスタのゲートには前記ゲート回路の出力が接続され、前記Nチャネル型電界効果トランジスタのドレインは前記Pチャネル型電界効果トランジスタのドレインと接続され、
前記Pチャネル型電界効果トランジスタ及び前記Nチャネル型電界効果トランジスタのドレインは、前記複数の処理回路間で共通接続されて抵抗を介して接地される請求項1から14のいずれかに記載の波形発生装置。 - 被試験デバイスを試験する半導体試験装置であって、
入力信号に基づいて、前記被試験デバイスに入力される試験信号の波形を発生する波形発生装置と、
前記試験信号を前記被試験デバイスに供給し、前記被試験デバイスが前記試験信号に基づいて出力するデバイス出力信号を受け取る信号入出力部と、
前記信号入出力部で受け取られた前記デバイス出力信号に基づいて、前記被試験デバイスの良否を検査する検査部と
を備え、
前記波形発生装置が、
前記入力信号が入力される入力端と、
前記入力信号を遅延する、縦続接続された複数の遅延手段を有する遅延部と、
複数の前記遅延手段のそれぞれから出力される遅延された前記入力信号が入力され、前記入力信号に基づいて出力信号を出力する複数の処理手段を有する処理部と、
前記処理部の前記処理手段から出力される前記出力信号を合成した前記試験信号の波形を生成する合成部と、
複数の前記処理手段のそれぞれに対して設けられる、前記波形を定める波形発生用データを記憶する複数の記憶手段と
を有し、
前記記憶手段は、前記入力信号を反転するか否かを示す記憶内容を記憶し、
前記処理手段のそれぞれは、前記記憶手段に記憶された前記波形発生用データに基づいて、遅延された前記入力信号を、反転しまたは反転せずに、前記出力信号として出力することを特徴とする半導体試験装置。 - 前記波形発生装置が、
前記入力端に対して互いに並列に接続された複数の前記遅延部と、
前記複数の遅延部のそれぞれに対して設けられる複数の前記処理部と
を有することを特徴とする請求項16に記載の半導体試験装置。 - 前記合成部は、前記出力信号を加算した波形を生成することを特徴とする請求項16または17に記載の半導体試験装置。
- 前記処理手段は、ゲート回路と、Pチャネル型電界効果トランジスタと、Nチャネル型電界効果トランジスタとを備え、
前記Pチャネル型電界効果トランジスタのソースには正の電源電圧が供給され、前記Pチャネル型電界効果トランジスタのゲートには前記ゲート回路の出力が接続され、
前記Nチャネル型電界効果トランジスタのソースには負の電源電圧が供給され、前記Nチャネル型電界効果トランジスタのゲートには前記ゲート回路の出力が接続され、前記Nチャネル型電界効果トランジスタのドレインは前記Pチャネル型電界効果トランジスタのドレインと接続され、
前記Pチャネル型電界効果トランジスタ及び前記Nチャネル型電界効果トランジスタのドレインは、前記複数の処理回路間で共通接続されて抵抗を介して接地される請求項16から18のいずれかに記載の半導体試験装置。 - 自己診断機能を有する半導体デバイスであって、
所要の機能を実現すべく構成されたデバイス回路と、
前記デバイス回路に入力される試験信号の波形を発生する波形発生器と、
前記試験信号に基づいて前記デバイス回路より出力されるデバイス出力信号を、前記半導体デバイス外部に出力する信号出力部と
を備え、
前記波形発生器は、
入力される入力信号を遅延する、縦続接続された複数の遅延手段を有する遅延部と、
前記複数の遅延手段のそれぞれから出力される遅延された前記入力信号が入力され、前記入力信号に基づいて出力信号を出力する複数の処理手段を有する処理部と、
前記処理部の前記処理手段から出力される前記出力信号を合成した前記試験信号の波形を生成する合成部と、
複数の前記処理手段のそれぞれに対して設けられる、前記波形を定める波形発生用データを記憶する複数の記憶手段と
を有し、
前記記憶手段は、前記入力信号を反転するか否かを示す記憶内容を記憶し、
前記処理手段のそれぞれは、前記記憶手段に記憶された前記波形発生用データに基づいて、遅延された前記入力信号を、反転しまたは反転せずに、前記出力信号として出力することを特徴とする半導体デバイス。 - 前記波形発生器が、
互いに並列に接続された複数の前記遅延部と、
前記複数の遅延部のそれぞれに対して設けられる複数の前記処理部と
を有することを特徴とする請求項20に記載の半導体デバイス。 - 前記合成部は、前記出力信号を加算した波形を生成することを特徴とする請求項20または21に記載の半導体デバイス。
- 前記処理手段は、ゲート回路と、Pチャネル型電界効果トランジスタと、Nチャネル型 電界効果トランジスタとを備え、
前記Pチャネル型電界効果トランジスタのソースには正の電源電圧が供給され、前記Pチャネル型電界効果トランジスタのゲートには前記ゲート回路の出力が接続され、
前記Nチャネル型電界効果トランジスタのソースには負の電源電圧が供給され、前記Nチャネル型電界効果トランジスタのゲートには前記ゲート回路の出力が接続され、前記Nチャネル型電界効果トランジスタのドレインは前記Pチャネル型電界効果トランジスタのドレインと接続され、
前記Pチャネル型電界効果トランジスタ及び前記Nチャネル型電界効果トランジスタのドレインは、前記複数の処理回路間で共通接続されて抵抗を介して接地される請求項20から22のいずれかに記載の半導体デバイス。
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