JP4493145B2

JP4493145B2 - 任意波形発生器

Info

Publication number: JP4493145B2
Application number: JP2000047109A
Authority: JP
Inventors: 貴紀小室; 淳門脇
Original assignee: Verigy Singapore Pte Ltd
Current assignee: Verigy Singapore Pte Ltd
Priority date: 2000-02-24
Filing date: 2000-02-24
Publication date: 2010-06-30
Anticipated expiration: 2020-02-24
Also published as: JP2001237703A

Description

【０００１】
【発明の属する技術分野】
本発明は信号発生器に関し、特にアナログ信号の差動信号あるいは多様な副出力信号を発生する任意波形発生器に関する。
【０００２】
【従来の技術】
一般に、ＩＣテスタの任意波形発生器は、高いタイミング精度で低歪みの信号を発生させるのに用いられる。しかしながら、近年、デバイスの高速化・低電圧化に伴い、信号の差動出力を要求される機会が増えてきた。その理由としては、正負反転した差動出力信号を、シールド付ツイストペア線で伝送すると、全体の信号の和としてはほぼ０ボルトとなるのでノイズに強いこと、さらに、出力側で両差動信号の差をとると２倍の振幅となるので、最大で電源の２倍の振幅の信号が送れるために、信号の伝送に有利であること、が挙げられる。
【０００３】
ところで、従来、ＩＣテスタで被測定デバイス（ＤＵＴ： Device Under Test）のテスト用に差動出力を得るには、次の４通りの方法が考えられていた。
【０００４】
（１）トランスを用いる方法、
（２）反転増幅器と非反転増幅器を用いる方法、
（３）２チャンネル分の任意波形発生器を連動させる方法、
（４）ＤＡ変換器の出力に差動出力を持つものを用いる方法。
【０００５】
しかしながら、これらの方法では、次のような問題点が存在した。
【０００６】
（１）の方法について図３を参照して説明する。この方法は、ＤＡ変換器（ＤＡＣ）１０２の出力に接続された双極性出力を持つトランス１０４から非反転／反転出力を取り出し、それぞれを増幅器（１０６、１０８）で増幅して、非反転端子１１０及び反転端子１１２に所望の信号を出力させる方法である。この方法では、トランス１０４が直流を通さないので、使用できる周波数に下限が存在し、それより周波数の低い信号と高い信号が合成された信号を取り扱うと不具合が生じる。このような制限は、特に昨今の高機能化著しいミクスト・シグナルＩＣのテストに用いられるには大変不都合である。
【０００７】
（２）の方法は、例えば特開平１１−３８０８６に開示されるように、パターン発生器の出力に反転／非反転の差動出力を備えた増幅器を設ける技術であるが、元々性格の異なる反転と非反転の２つの増幅器の特性（タイミング精度および振幅の精度）を広い帯域で揃えなければならないために、どうしても性能上無視できない限界を伴ってしまっている。特に増幅器の動作限界に近い周波数の領域（たとえば１００ＭＨｚ以上）では回路構成を工夫しても増幅器の本来の特性を改善することは困難で、反転／非反転出力のスキューを１００ｐｓｅｃ以下に揃えることは困難である。また、遅延補償方法を考慮するとアナログの出力線上に遅延手段を設けるしかないが、これだと後述のように、遅延手段によってアナログ出力信号が歪んでしまうのが避けられないので、信号の遅延補償方式としても問題がある。
【０００８】
（３）の方法について図４を参照しながら説明する。この方法は、高速大容量のメモリ（２０６、２０８）に格納されたデータをクロック信号端子２０２からのクロック信号に従ってＤＡ変換器（ＤＡＣ）（２１０、２１２）で変換し、その出力を増幅器（２１４、２１６）で増幅して所望の出力をそれぞれ得る２チャンネルの任意波形発生器（２２２、２２４）によるもので、両メモリ（２０６、２０８）には、互いに他を反転した、あるいは、互いに逆極性の信号のデジタル・データが予め格納されている。この方法によると、高価な任意波形発生器（２２２、２２４）２台で１組の差動出力線を構成するので、高価で高速な大容量メモリ（２０６、２０８）を含むハードウエアの量が２倍必要となり、コストも２倍となる。また、任意波形発生器のプログラムの手間も２倍かかり、２チャンネル分の波形データも用意しなければならないので、テストプログラム作成上の手間や、実際のテスト時の波形データのロード時間の面からも、コストがかかりすぎる。
【０００９】
（４）の方法について図５を参照しながら説明する。この方法は、差動出力を備えたＤＡ変換器（ＤＡＣ）３０２からの両アナログ信号出力（３０４、３０６）を、それぞれ増幅器（３０８、３１０）で増幅してそれぞれの所望のアナログ信号出力を得るものである。この方法では、差動出力を持たないＤＡ変換器を使用できないために設計時に選択できるＤＡ変換器が限られ、所望の性能のものを作れないことがある。特に、現在市販されている差動出力を持つＤＡ変換器には、差動出力を備えていると言っても、性能が対称的でなく、出力信号の一方の品質が劣るものが多いのも、この方法の欠点である。
【００１０】
また、この方法では、ＤＡ変換器３０２の２信号の出力からそれぞれの出力端子（３１２、３１４）までのケーブルの特性の差により発生した時間差を補正することができない。この場合、ＤＡ変換器３０２の２信号の出力からそれぞれの出力端子（３１２、３１４）までのケーブル上のどこかに遅延手段を挿入することが考えられる。しかしながら、一般に遅延手段に使われるディレイ・ラインは、時間軸を操作すると周波数軸の特性まで変動する欠点があり、広帯域のアナログ信号に対応できる遅延手段として提供することは非常に困難である。従って、この方法において上記の時間差を補償する有効な手段は、実現が難しく、補正が困難である。
【００１１】
従って、低コストでありながら、より高精度で、直流から高周波までの広帯域に対して高精度の差動出力、あるいは、差動出力に限らず主出力とある関係をなす副出力が得られる信号発生器が、必要とされている。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、上述の問題点を解決し、低コストで、タイミング精度および電圧精度に優れ、広帯域の差動出力、あるいは、差動出力に限らず主出力とある関係をなす副出力を備えた任意波形発生器を提供することである。
【００１３】
【課題を解決するための手段】
請求項１に記載の任意波形発生器は、波形のデジタル・データを格納した波形データメモリと、前記波形データメモリからの前記デジタル・データを入力とし、前記デジタル・データをアナログ信号に変換し、出力する第１のＤＡ変換器と、前記波形データメモリからの前記デジタル・データを入力とし、前記デジタル・データの符号を反転させた符号反転デジタル・データを出力する符号変換手段と、前記符号反転デジタル・データを入力とし、前記波形データをアナログ信号に変換し、出力する第２のＤＡ変換器とを備え、前記第１と第２のＤＡ変換器のそれぞれから出力されるアナログ信号が互いに逆極性となり、さらに、クロック信号を受信するクロック信号端子と、前記クロック信号端子と前記第１のＤＡ変換手段のクロック入力に接続され、前記クロック信号を第１の遅延量だけ遅延して前記第１のＤＡ変換器に与える第１の遅延手段と、前記クロック信号端子と前記第２のＤＡ変換手段のクロック入力に接続され、前記クロック信号を第２の遅延量だけ遅延して前記第２のＤＡ変換器に与える第２の遅延手段とを備え、前記クロック信号端子は前記波形データメモリのクロック入力に接続されたことを特徴とする。
【００１４】
請求項２に記載の任意波形発生器は、請求項１に記載の任意波形発生器において、前記第１及び第２のＤＡ変換器のそれぞれの出力には、それぞれ第１及び第２の増幅器が接続されていることを特徴とする。
【００１５】
請求項３に記載の任意波形発生器は、請求項１又は２に記載の任意波形発生器において、前記符号反転手段は、受け取ったデジタル・データの補数変換手段を備えたことを特徴とする。
【００１６】
請求項４に記載の任意波形発生器は、請求項１ないし３のいずれかに記載の任意波形発生器において、前記符号反転手段は、排他的論理和回路を有することを特徴とする。
【００１７】
請求項５に記載の任意波形発生器は、波形のデジタル・データを格納した波形データメモリと、前記波形データメモリからの前記デジタル・データを入力とし、前記デジタル・データをアナログ信号に変換し、出力する第１のＤＡ変換器と、前記波形データメモリからの前記デジタル・データを入力とし、前記デジタル・データに操作を加え、操作されたデジタル・データを出力するデータ操作手段と、前記データ操作手段から出力された前記操作されたデジタル・データを入力とし、アナログ信号に変換し、出力する第２のＤＡ変換器とを備え、前記第１と第２のＤＡ変換器の出力からそれぞれ出力信号を発生させ、さらに、クロック信号を受信するクロック信号端子と、前記クロック信号端子と前記第１のＤＡ変換手段のクロック入力に接続され、前記クロック信号を第１の遅延量だけ遅延して前記第１のＤＡ変換器に与える第１の遅延手段と、前記クロック信号端子と前記第２のＤＡ変換手段のクロック入力に接続され、前記クロック信号を第２の遅延量だけ遅延して前記第２のＤＡ変換器に与える第２の遅延手段とを備え、前記クロック信号端子は前記波形データメモリのクロック入力に接続されたことを特徴とする。
【００１８】
請求項６に記載の任意波形発生器は、請求項５に記載の任意波形発生器において、前記データ操作手段は、再構成可能な論理回路を有することを特徴とする。
【００２１】
【発明の実施の形態】
本発明の実施態様について、図１を参照して説明する。図１によると、本発明に基づく差動出力を備えた任意波形発生器１０は、波形データメモリ１２と、符号反転回路２２、第１のＤＡ変換器（ＤＡＣ）１４、第２のＤＡ変換器（ＤＡＣ）２４、第１の増幅器１６および第２の増幅器２６、クロック信号端子２０、第１の遅延手段３０および第２の遅延手段３２、出力端子１８および反転出力端子２８を備える。波形データメモリ１２に格納された波形データは、クロック信号端子２０に与えられた後に波形データメモリのクロック入力に伝わったクロック信号のタイミングに従って、ｍビット幅（ｍは正の整数)のデジタル・データとして順次読み出される。ｍビット幅のデジタル・データは、非反転信号側においては、まず、第１のＤＡ変換器１４でデジタル・データからアナログ信号に変換される。次に、第１の増幅器１６で所望の振幅に増幅されて、出力端子１８に非反転信号として提供される。一方、反転信号側においては、波形データメモリ１２からのｍビット幅のデジタル・データは、符号反転回路２２で符号を反転したｍビット幅のデジタル・データに変換される。その後、符号を反転したｍビット幅のデジタル・データは、第２のＤＡ変換器２４に与えられ、アナログ信号に変換され、第２の増幅器２６で所望の振幅に増幅されて、反転出力端子２８に出力される。なおここで、第１と第２のＤＡ変換器は、同一特性のものであることが好ましい。また、第１と第２のＤＡ変換器は、クロック入力に与えられるクロック信号のタイミング調整により、ＤＡ変換のタイミングを調整できるものであることが好ましい。
【００２２】
波形データメモリ１２には、信号波形のデジタル・データが格納され、一例としては高速かつ大規模なメモリであってもよい。クロック信号端子２２に与えられ、波形データメモリのクロック入力に伝わったクロックに従って、波形データメモリ１２から出力されたデジタル・データは、第１のＤＡ変換器１４および符号反転回路２２に伝えられる。一例として、あるクロックタイミングｔ₁の立ち上がりで波形データメモリ１２の出力にアサートされたデータは、クロックタイミングｔ₁＋１の立ち上がりで第１のＤＡ変換器１４でデジタル−アナログ変換（ＤＡ変換）される。また、並行して、波形データメモリ１２の出力にアサートされたデータは、符号反転回路２２を通り、クロックタイミングｔ₁＋１の立ち上がりで第２のＤＡ変換器にも到達し、ＤＡ変換されるように構成することができる。
【００２３】
符号反転回路２２は、与えられたｍビット幅のデジタル・データを加工して、符号の反転したデジタル・データを生成する。一例として、データ・コードが２の補数体系を用いている場合、図２（１）に示すように、符号反転回路２２は反転回路（インバータ）４２と加算器４４で構成することができる。符号反転回路２２について図２（１）を参照して説明すると、ｍビット幅のデータ入力線４０はインバータ４２で反転され加算器４４に出力される。他方、値１を示すｍビット幅のデジタル・データが、”１”データ線入力４６から加算器４４に与えられ、加算器４４は両者を加算した結果のデジタル・データをｍビット幅のデータ出力線４４に出力する。
【００２４】
図２（１）においてｍ＝４とした時のより詳細な回路図として図２（２）を参照すると、データ入力線４０はデータｄ₀〜ｄ₃（ｄ₀がＬＳＢ、ｄ₃がＭＳＢ）で表され、符号反転回路２２を経てデータ出力線４８上のデータｄ’₀〜ｄ’₃（ｄ’₀ がＬＳＢ、ｄ’₃ がＭＳＢ）として出力される。符号反転回路２２はインバータ４２及び図２（１）における”１”データ入力線４６と加算器４４とを組み合わせた論理回路部５０として構成される。論理回路部５０では、排他的論理和回路を用いた桁上がり付の１の加算器となっている。このように符号反転回路２２は、フリップフロップを含まない構成とすることができるので、遅延を少なくすることができる。その結果、クロックタイミングの１周期よりもはるかに短い時間で動作するように構成することができる。言い換えれば、このような構成により、符号反転回路２２を低コストかつ遅延の少ないものとして提供することができる。なお、図２では図１と同じ構成要素に対しては同じ参照番号を付して説明を省略した。
【００２５】
第１のＤＡ変換器１４及び第２のＤＡ変換器２４は、タイミングや歪みなどの特性を揃えるのが容易になるので、特性の似通ったＤＡ変換器あるいは同型のＤＡ変換器であることが好ましい。一例として、第１のＤＡ変換器１４と第２のＤＡ変換器２４には、５００ＭＨｚないし１ＧＨｚの帯域を持つＤＡ変換器が用いられる。
【００２６】
また、第１と第２のＤＡ変換器（１４、２４）の出力にそれぞれ接続された第１と第２の増幅器（１６、２６）に対しても、ＤＡ変換器の場合と同様に、特性を揃えるのを容易にするために、特性の似通った増幅器あるいは同型の増幅器を用いることが好ましい。すなわち、特開平１１−３８０８３のような従来技術では、出力信号ライン上のどこかに同一の入力信号から異なる極性の信号を生成させるペアの増幅器が必要であっが、前述のように、現実的には、特性を揃えるのは原理的に困難であった。しかるに、本方式における第１と第２の増幅器（１６、２６）では、単純に同じ特性が求められるだけなので、良い一致が得られ易く、設計および選別が容易である。
【００２７】
第１と第２の遅延手段（３０、３２）は、クロック信号端子２０からそれぞれ第１と第２のＤＡ変換器（１４、２４）に伝達する際のクロックの遅延量を調整し、それぞれのＤＡ変換器（１４、２４）での変換タイミングを調整する。加えて、それぞれの増幅器からＤＵＴ（被試験デバイス）までのケーブルに起因するタイミングのずれ（スキュー）も、この２つの遅延手段（３０、３２）により、容易に補正することができる。この構成により、２つのＤＡ変換器（１４、２４）の変換タイミングを調整できる上に、２つのＤＡ変換器（１４、２４）の出力ライン上に遅延手段を設けなくて済むので、従来方式よりも出力アナログ信号の歪みを低減することができる。すなわち、特開平１１−３８０８６の図１に開示された従来技術と比べて、本発明では、遅延手段が出力信号ライン（第１のＤＡ変換器１４から出力端子１８、および、第２のＤＡ変換器２４から反転出力端子２８）に直列に入らないので、信号の歪みや位相歪みが少なくて済む。
【００２８】
また、図６に示すように、図１の本発明による符号反転回路２２を別の作用をするデータ操作手段４２２とすることにより、用途に応じてＤＡ変換器２４に与えるデータに多様な操作を施し、主出力端子４１８から出力される主出力信号に関連する副出力信号を得ることができるような副出力端子４２８を備えた任意波形発生器４１０を構成することができる。なお、図６では図１と同じ構成要素に対しては、同じ参照番号を付し、動作についても図１と同様なので説明を省略した。
【００２９】
例えば、このデータ操作手段４２２を、データ信号をスルーで通すように構成することにより、主出力信号を高品質に２チャンネル分得るような任意波形発生器４１０を得ることができる。また、データ操作手段４２２にバッファ等の構成を設けることで、簡単に信号に遅延をさせることもできるので、副出力信号を所定量遅延させる機能を設けた任意波形発生器４１０を得ることもできる。さらに、このデータ操作手段４２２を、データ信号に各種のビット演算による加工を施すように構成することで、例えば、データの１つあるいは複数のビットをマスクしたり、あるいは並び替えた副出力信号を生成する任意波形発生器４１０を得ることもできる。
【００３０】
以上のようなデータ操作手段４２２は、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）などの容易に再構成できる論理素子あるいはそれを備えた回路を含んで構成することで、データ操作手段の機能の変更あるいは切替えを容易にし、用途に応じてフレキシブルに対応させることができる。
【００３１】
【発明の効果】
以上のように、請求項１に記載の本発明の実施態様によれば、符号反転手段で反転したデータを第２のＤＡ変換器に送るので、２つのＤＡ変換器に同型のものを用いることができる。従って、差動出力のタイミング精度、電圧精度を、容易かつ高度に合わせることができる。
【００３２】
請求項２に記載の本発明の実施態様によれば、それぞれに遅延手段によりそれぞれのＤＡ変換器のクロックタイミングを調整するので、出力信号ラインの信号を劣化させずに、かつＤＡ変換器から先のケーブルによるタイミングのずれも吸収できる。従って、タイミング精度の優れた差動出力を提供できる。
【００３３】
請求項３に記載の本発明の実施態様によれば、それぞれの増幅器はその構成から同型のものを用いることができるので、双方の信号ラインでの特性を合わせることが容易になる。従って、タイミング精度、電圧精度のすぐれた差動出力を提供することができる。
【００３４】
請求項４および５に記載の本発明の実施態様によれば、符号反転手段は容易に符号を反転したデータを生成できることになり、少ない遅延と低コストで差動出力を提供することができる。その結果、任意波形発生器の高速化にも効果がある。
【００３５】
請求項６ないし８に記載の本発明の実施態様によれば、データ操作手段により、差動出力に限らない多様な出力信号を簡単に得ることができるので、テストをフレキシブルに行うことができる。
【図面の簡単な説明】
【図１】本発明の好適実施態様を説明するブロック図である。
【図２】図１の符号反転回路を説明するブロック図である。
【図３】従来技術によるトランスを用いた差動出力を説明するブロック図である。
【図４】従来技術による２チャンネル分の発生器を連動させた差動出力を説明するブロック図である。
【図５】従来技術による差動出力を持つＤＡ変換器を用いた差動出力を説明するブロック図である。
【図６】本発明の別の実施態様を説明するブロック図である。
【符号の説明】
１０：任意波形発生器
１２：波形データメモリ
１４、２４：ＤＡ変換器
１６、２６：増幅器
１８：出力端子
２０：クロック信号端子
２２：符号反転回路
２８：反転出力端子
３０、３２：遅延手段
４０：データ入力線
４２：インバータ
４４：加算器
４６：”１”データ入力線
４８：データ出力線
５０：論理回路部
５２、５４、５６、５８：反転論理素子
６０：反転論理素子
６２、６６、７０：排他的論理和素子
６４、６８：論理和素子
４１０：任意波形発生器
４１８：主出力端子
４２２：データ操作手段
４２８：副出力端子

Claims

波形のデジタル・データを格納した波形データメモリと、
前記波形データメモリからの前記デジタル・データを入力とし、前記デジタル・データをアナログ信号に変換し、出力する第１のＤＡ変換器と、
前記波形データメモリからの前記デジタル・データを入力とし、前記デジタル・データの符号を反転させた符号反転デジタル・データを出力する符号変換手段と、
前記符号反転デジタル・データを入力とし、前記波形データをアナログ信号に変換し、出力する第２のＤＡ変換器とを備え、
前記第１と第２のＤＡ変換器のそれぞれから出力されるアナログ信号が互いに逆極性となり、
さらに、クロック信号を受信するクロック信号端子と、
前記クロック信号端子と前記第１のＤＡ変換手段のクロック入力に接続され、前記クロック信号を第１の遅延量だけ遅延して前記第１のＤＡ変換器に与える第１の遅延手段と、
前記クロック信号端子と前記第２のＤＡ変換手段のクロック入力に接続され、前記クロック信号を第２の遅延量だけ遅延して前記第２のＤＡ変換器に与える第２の遅延手段とを備え、
前記クロック信号端子は前記波形データメモリのクロック入力に接続されたことを特徴とする任意波形発生器。
前記第１及び第２のＤＡ変換器のそれぞれの出力には、それぞれ第１及び第２の増幅器が接続されていることを特徴とする請求項１に記載の任意波形発生器。
前記符号反転手段は、受け取ったデジタル・データの補数変換手段を備えたことを特徴とする請求項１又は２に記載の任意波形発生器。
前記符号反転手段は、排他的論理和回路を有することを特徴とする請求項１ないし３のいずれかに記載の任意波形発生器。
波形のデジタル・データを格納した波形データメモリと、
前記波形データメモリからの前記デジタル・データを入力とし、前記デジタル・データをアナログ信号に変換し、出力する第１のＤＡ変換器と、
前記波形データメモリからの前記デジタル・データを入力とし、前記デジタル・データに操作を加え、操作されたデジタル・データを出力するデータ操作手段と、
前記データ操作手段から出力された前記操作されたデジタル・データを入力とし、アナログ信号に変換し、出力する第２のＤＡ変換器とを備え、
前記第１と第２のＤＡ変換器の出力からそれぞれ出力信号を発生させ、
さらに、クロック信号を受信するクロック信号端子と、
前記クロック信号端子と前記第１のＤＡ変換手段のクロック入力に接続され、前記クロック信号を第１の遅延量だけ遅延して前記第１のＤＡ変換器に与える第１の遅延手段と、
前記クロック信号端子と前記第２のＤＡ変換手段のクロック入力に接続され、前記クロック信号を第２の遅延量だけ遅延して前記第２のＤＡ変換器に与える第２の遅延手段とを備え、
前記クロック信号端子は前記波形データメモリのクロック入力に接続されたことを特徴とする任意波形発生器。
前記データ操作手段は、再構成可能な論理回路を有することを特徴とする請求項５に記載の任意波形発生器。