CN114152785A - 一种高速信号任意发生器 - Google Patents

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李清石
张孝飞
刘强
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Abstract

本发明公开了一种高速信号任意发生器，属于波形发生器技术领域，要解决的技术问题为如何提供一种任意信号发生器，通过该任意信号发生器将服务器或上位机下发的数字信号转换为模拟信号并输出。包括：PXIe接口，用于与服务器或上位机电连接，接收服务器或上位机下发的任意波形数据；FPGA芯片，用于对所述任意波形数据进行翻译，得到翻译后波形数据；DAC芯片，用于对翻译后波形数据进行数模转换；DAC后端电路，用于对模型信号进行放大滤波处理；SMA端子，用于输出处理后模拟信号；时钟电路，用于从PXIe接口获取两路参考时钟，并用于对两路参考时钟进行PLL锁相后，分别为所述DAC芯片和FPGA芯片提供同步时钟。

Description

一种高速信号任意发生器
技术领域
本发明涉及波形发生器技术领域，具体地说是一种高速信号任意发生器。
背景技术
信号源有很多种，包括正弦波信号源，函数发生器、脉冲发生器、扫描发生器、任意波形发生器、合成信号源等。一般来讲任意波形发生器，是一种特殊的信号源，综合具有其它信号源波形生成能力，因而适合各种仿真实验的需要。
任意波形发生器是仿真实验的最佳仪器，任意波形发生器是信号源的一种，它具有信号源所有的特点。我们传统都认为信号源主要给被测电路提供所需要的已知信号(各种波形)，然后用其它仪表测量感兴趣的参数。可见信号源在电子实验和测试处理中，并不测量任何参数而是根据使用者的要求，仿真各种测试信号，提供给被测电路，以达到测试的需要。
基于上述分析，如何提供一种任意信号发生器，通过该任意信号发生器将服务器或上位机下发的数字信号转换为模拟信号并输出，是需要解决的技术问题。
发明内容
本发明的技术任务是针对以上不足，提供一种高速信号任意发生器，来解决如何提供一种任意信号发生器，通过该任意信号发生器将服务器或上位机下发的数字信号转换为模拟信号并输出的问题。
本发明的一种高速信号任意发生器，包括：
PXIe接口，所述PXIe接口用于与服务器或上位机电连接，接收服务器或上位机下发的任意波形数据；
FPGA芯片，所述FPGA芯片与所述PXIe接口电连接，用于对所述任意波形数据进行翻译，得到翻译后波形数据；
DAC芯片，所述DAC芯片与所述FPGA芯片电连接，用于对翻译后波形数据进行数模转换，得到模拟信号；
DAC后端电路，所述DAC后端电路与所述FPGA芯片电连接，用于对模型信号进行放大滤波处理，得到处理后模拟信号；
SMA端子，所述DAC后端电路与所述SMA端子电连接，用于输出处理后模拟信号；
时钟电路，所述时钟电路的输入端与所述PXIe接口电连接，用于从PXIe 接口获取两路参考时钟，并用于对两路参考时钟进行PLL锁相后，分别为所述DAC芯片和FPGA芯片提供同步时钟。
作为优选，所述时钟电路具有一个输入端和两个输出端，输入端与所述 PXIe接口电连接，用于从PXIe接口获取两路参考时钟，一个输出端与所述 SAM端子连接，用于为其它板卡提供参考时钟，另一个输出端与FPGA芯片电连接，用于为FPGA芯片和DAC芯片提供同步时钟。
作为优选，所述同步时钟电路包括：
时钟Buffer，所述时钟Buffer的输入端与所述PXIe芯片电连接，用于接收PXIe芯片提供的第一路参考时钟，并将第一路参考时钟以多路的形式输出；
二选一开关，所述二选一开关的输入端分别与所述PXIe芯片和所述时钟Buffer电连接，所述二选一开关的输出端与所述SMA端子电连接，用于二选一的将第一路参考时钟和第二路参考时钟中的一路参考时钟通过SMA 端子提供至其它板卡；
时钟缓冲器，所述时钟缓冲器与所述时钟Buffer电连接，并与所述FPGA 芯片电连接，用于为FPGA芯片提供同步时钟。
作为优选，所述DAC芯片配置有SPI接口和JESD接口，
所述SPI接口作为功能配置接口与所述FPGA芯片电连接，所述FPGA 芯片通过SPI接口配置DAC芯片的功能；
所述JESD接口作为数据交互接口与所述FPGA芯片电连接，通过JESD 接口所述DAC芯片与所述FPGA芯片进行高速数字交互。
更优的，还包括内存芯片，所述内存芯片至少一个，并均与FPGA芯片电连接。
作为优选，内存芯片为DDR4内存芯片。
更优的，还包括FLASH芯片，所述FLASH芯片至少一个，并均与FPGA 芯片电连接。
作为优选，所述FLASH芯片为SPI Flash芯片。
更优的，还包括电源/管理接口，所述电源/管理接口与所述FPGA芯片电连接，用于为FPGA芯片提供电能。
本发明的一种高速信号任意发生器具有以下优点：通过PXIe接口与服务器或上位机交互，FPGA芯片对波形数据翻译后，由DAC芯片将数字信号转换为模拟信号，并通过DAC后端电路对模拟信信号放大滤波处理，同时，通过时钟电路现对PXIe接口的两路参考时钟进行PLL锁相后，分别为DAC芯片和FPGA 芯片提供同步时钟，该发生器实现了任意波形的转换，且该结构设计合理、结构简单，具有很好的推广使用价值。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
下面结合附图对本发明进一步说明。
图1为实施例一种高速信号任意发生器的组成原理框图；
图2为实施例一种高速信号任意发生器的内存芯片配置；
图3为实施例一种高速信号任意发生器的电源网络配置；
图4为实施例一种高速信号任意发生器中DAC芯片的结构框图；
图5为实施例一种高速信号任意发生器中AD9163的JESD204B接口支持的Subclass 1的架构图；
图6为实施例一种高速信号任意发生器中时钟电路的原理框图；
图7为实施例一种高速信号任意发生器中DAC与后端模拟电路部分。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好地理解本发明并能予以实施，但所举实施例不作为对本发明的限定，在不冲突的情况下，本发明实施例以及实施例中的技术特征可以相互结合。
本发明实施例提供一种高速信号任意发生器，用于解决如何提供一种任意信号发生器，通过该任意信号发生器将服务器或上位机下发的数字信号转换为模拟信号并输出的技术问题。
实施例：
本发明一种高速信号任意发生器，包括PXIe接口、FPGA芯片、DAC芯片、 SMA端子和时钟电路，PXIe接口用于与服务器或上位机电连接，接收服务器或上位机下发的任意波形数据；FPGA芯片与所述PXIe接口电连接，用于对所述任意波形数据进行翻译，得到翻译后波形数据；DAC芯片与所述FPGA芯片电连接，用于对翻译后波形数据进行数模转换，得到模拟信号；DAC后端电路与 FPGA芯片电连接，用于对模型信号进行放大滤波处理，得到处理后模拟信号； DAC后端电路与所述SMA端子电连接，用于输出处理后模拟信号；时钟电路的输入端与所述PXIe接口电连接，用于从PXIe接口获取两路参考时钟，并用于对两路参考时钟进行PLL锁相后，分别为所述DAC芯片和FPGA芯片提供同步时钟。
其中，时钟电路具有一个输入端和两个输出端，输入端与所述PXIe接口电连接，用于从PXIe接口获取两路参考时钟，一个输出端与所述SAM端子连接，用于为其它板卡提供参考时钟，另一个输出端与FPGA芯片电连接，用于为 FPGA芯片和DAC芯片提供同步时钟。
本实施例设计参数为：
量程范围：±1.5V
输出阻抗：50Ω
采样率：6-12GSa/s
有效带宽≥300MHz
采样精度：16bits
输出端子：SMA
通道：4通道
PXIe接口包含PCIe协议，数据传输部分使用其中的PCIe。
使用赛灵思XCKU060规格的FPGA芯片，通过PXIe X8 Gen2的接口与服务器或其他上位机交互。上位机下达任意波形数据信息通过FPGA翻译后通过DAC转为模拟信号，再通过后端电路处理后输出。
DAC芯片采用ADI的AD9163，结构如图2所示，FPGA通过SPI配置其相关功能，通过JESD204B接口进行高速数字数据交互。
DAC后端电路，通过放大电路调整滤波后输出到SMA端子输出。
AD9163的JESD204B接口支持Subclass 0and Subclass 1两种子类架构，本实施例按照图3所示的Subclass 1，同步时钟电路包括时钟Buffer、二选一开关、时钟缓冲器等，时钟Buffer选用SL 18861D1，其输入端与PXIe芯片电连接，用于接收PXIe芯片提供的第一路参考时钟，并将第一路参考时钟以多路的形式输出；二选一开关选用HSMA2-30R+，其输入端分别与PXIe 芯片和时钟Buffer电连接，二选一开关的输出端与SMA端子电连接，用于二选一的将第一路参考时钟和第二路参考时钟中的一路参考时钟通过SMA 端子提供至其它板卡；时钟缓冲器选用HMC7044，其与时钟Buffer电连接，并与FPGA芯片电连接，用于为FPGA芯片提供同步时钟。该时钟设计如图 4所示。
PXIe接口传入10M参考时钟和100M参考时钟，通过二选一开关由SMA 端子输出供其他板卡参考使用。10M时钟通过缓冲器分别和10M的晶振时钟进入HMC7044时钟发生器芯片中，作为其同步时钟。时钟同步后，按照 JESD204B接口时钟规范分别为四路DAC和FPGA提供时钟。
如图5所示，FPGA系统的配置有两个2G DDR4内存，并配置有双SPI Flash。
电源部分配置如图6所示，实际测试整体功耗在25W左右，FPGA安装参考设计的散热器即可，DAC添加小的散热器即可，风冷散热。
时钟部分，根据PXIe的协议要求，10M与100M时钟用来做同步时钟使用，时钟发生器经过PLL锁相后分别给DAC和FPGA提供时钟，做同源时钟设计，按照JESD204B接口Subclass 1模式做时钟设计，整体拓扑参考上面拓扑所述。
DAC后端输出为电流源输出，后端模拟输出部分如图7所示，差分输出经过上拉后转换为电压信号，再经过变压器T1后通过AC耦合的方式由J32 端子对外输出。
本实施例中FPGA芯片采用用赛灵思XCKU060规格的FPGA，它有多个高速接口，支持PCIe、JESD204B等协议。FPGA作为介于服务器和DAC 芯片之间的桥梁，通过PCIe总线将来自服务器的波形信号数据处理后通过 DAC芯片中JESD204B接口交于DAC进行数模信号转换。
上文通过附图和优选实施例对本发明进行了详细展示和说明，然而本发明不限于这些已揭示的实施例，基与上述多个实施例本领域技术人员可以知晓，可以组合上述不同实施例中的代码审核手段得到本发明更多的实施例，这些实施例也在本发明的保护范围之内。

Claims (9)

1.一种高速信号任意发生器，其特征在于包括：
PXIe接口，所述PXIe接口用于与服务器或上位机电连接，接收服务器或上位机下发的任意波形数据；
FPGA芯片，所述FPGA芯片与所述PXIe接口电连接，用于对所述任意波形数据进行翻译，得到翻译后波形数据；
DAC芯片，所述DAC芯片与所述FPGA芯片电连接，用于对翻译后波形数据进行数模转换，得到模拟信号；
DAC后端电路，所述DAC后端电路与所述FPGA芯片电连接，用于对模型信号进行放大滤波处理，得到处理后模拟信号；
SMA端子，所述DAC后端电路与所述SMA端子电连接，用于输出处理后模拟信号；
时钟电路，所述时钟电路的输入端与所述PXIe接口电连接，用于从PXIe接口获取两路参考时钟，并用于对两路参考时钟进行PLL锁相后，分别为所述DAC芯片和FPGA芯片提供同步时钟。
2.根据权利要求1所述的一种高速信号任意发生器，其特征在于所述时钟电路具有一个输入端和两个输出端，输入端与所述PXIe接口电连接，用于从PXIe接口获取两路参考时钟，一个输出端与所述SAM端子连接，用于为其它板卡提供参考时钟，另一个输出端与FPGA芯片电连接，用于为FPGA芯片和DAC芯片提供同步时钟。
3.根据权利要求2所述的一种高速信号任意发生器，其特征在于所述同步时钟电路包括：
时钟Buffer，所述时钟Buffer的输入端与所述PXIe芯片电连接，用于接收PXIe芯片提供的第一路参考时钟，并将第一路参考时钟以多路的形式输出；
二选一开关，所述二选一开关的输入端分别与所述PXIe芯片和所述时钟Buffer电连接，所述二选一开关的输出端与所述SMA端子电连接，用于二选一的将第一路参考时钟和第二路参考时钟中的一路参考时钟通过SMA端子提供至其它板卡；
时钟缓冲器，所述时钟缓冲器与所述时钟Buffer电连接，并与所述FPGA芯片电连接，用于为FPGA芯片提供同步时钟。
4.根据权利要求1所述的一种高速信号任意发生器，其特征在于所述DAC芯片配置有SPI接口和JESD接口，
所述SPI接口作为功能配置接口与所述FPGA芯片电连接，所述FPGA芯片通过SPI接口配置DAC芯片的功能；
所述JESD接口作为数据交互接口与所述FPGA芯片电连接，通过JESD接口所述DAC芯片与所述FPGA芯片进行高速数字交互。
5.根据权利要求1-4任一项所述的一种高速信号任意发生器，其特征在于还包括内存芯片，所述内存芯片至少一个，并均与FPGA芯片电连接。
6.根据权利要求5所述的一种高速信号任意发生器，其特征在于内存芯片为DDR4内存芯片。
7.根据权利要求1-4任一项所述的一种高速信号任意发生器，其特征在于还包括FLASH芯片，所述FLASH芯片至少一个，并均与FPGA芯片电连接。
8.根据权利要求7所述的一种高速信号任意发生器，其特征在于所述FLASH芯片为SPIFlash芯片。
9.根据权利要求1-4任一项所述的一种高速信号任意发生器，其特征在于还包括电源/管理接口，所述电源/管理接口与所述FPGA芯片电连接，用于为FPGA芯片提供电能。
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