CN103353725A

CN103353725A - 采用fpga实现基于pci接口协议的阵列式可扩展数据采集系统

Info

Publication number: CN103353725A
Application number: CN2013100873662A
Authority: CN
Inventors: 鄢社锋; 马晓川; 蒋理; 杨力; 林格平; 王敏
Original assignee: Institute of Acoustics CAS
Current assignee: Institute of Acoustics CAS
Priority date: 2013-03-19
Filing date: 2013-03-19
Publication date: 2013-10-16

Abstract

本发明公开了一种采用FPGA实现基于PCI接口协议的阵列式可扩展数据采集系统，该系统包括：多块相同的模拟信号采集板卡，其中每个板卡包括：控制器模块，由FPGA芯片及SRAM芯片构成，用于控制采样过程以及生成板间总线信号和控制数据的缓存与传输；多路ADC模块，由64路结构相同的单路ADC模块构成，用于将模拟信号转化成数字信号，再将数据输出至所述控制器模块；电源模块，由两个完全相同的电源子模块构成，用于给各芯片提供稳定且低噪的电源；PCI桥接芯片，用于通过PCI总线实现所述模拟信号采集板卡与上位机的通信。本发明利用FPGA实现了多路ADC的采样控制和数据流的控制，极大的增强了设计的灵活性、可扩展性。

Description

采用FPGA实现基于PCI接口协议的阵列式可扩展数据采集系统

技术领域

本发明涉及多通道模拟信号采集技术，特别是利用FPGA实现对多板卡、多通道ADC采样的控制领域。

背景技术

在声纳、雷达等系统中模拟信号采集是相当关键的部分，担负着将换能器、天线等接收到的信号经过模拟前端处理后数字化的任务。在多换能器或多天线的声纳、雷达系统中，多通道并行采样技术受到可扩展性、采样精度和传输速率等技术条件限制一直是一个行业难题。

现有技术中的多通道信号采集主要分为以下几种：

1、单一板卡多通道同步模拟信号采集

涉及到多通道模拟信号采集的技术里，有一种设计方法是将多路ADC（模拟数字转换器）放置在一张板卡上，由一个控制器模块对所有的ADC进行管理，通过某一种总线将数据传输至上位机，如图1所示。

在这种设计中，系统的结构简单，所有ADC被控制器模块管理。控制器模块可以通用型CPU、DSP、FPGA、单片机等。同时为了同总线连接，控制器模块还应具备相应的桥电路的功能。但此方案不利于输入模拟信号通道的扩展，如需要灵活的通道扩展能力就要采用多板卡多通道单一控制器模拟信号采集系统。

2、多板卡多通道单一控制器模拟信号采集

为了拥有可扩展性，在上述的第一种系统架构之上将多路ADC放置在其他板卡上，作为扩充板卡，但为了降低成本和降低系统复杂度，扩充板卡上并无控制器，所以需要将扩充板卡通过自定义的控制线和数据线与主板上的控制器进行连接，如图2所示。

该方案解决了单一板卡通道数量不能扩展的弊端，系统结构也并不复杂。但该方案需要重新设计子板卡，且控制信号和数据线往往不能通过系统中的总线进行互联，需要单独设计连接方式。控制模块的IO接口资源有限，缓存容量也有限，所以该方案的扩展性也是有限的。

综上所述，现有的方案采用单一板卡或简单的ADC扩展板卡设计，限制了系统通道的数量；单一的控制模块也限制了ADC采样任务分配模式，同时也没有完全挖掘到总线的数据吞吐潜力。下面详细列出现有方法的主要缺点：

（1）单一控制器模块由于IO接口资源有限，所使用的缓存大小有限，使得通道数量的可扩展性收到了限制。这对于需要多通道数据采集的应用场景很不利。

（2）扩展板卡与主板间只是简单的控制线和数据线相连接，并没有充分利用系统中现有的总线。

（3）板卡间互联信号过于简单，仅限于芯片本身的几个信号；简单的单端线由于传输高速信号的能力有限，而传统的方案使用高速时钟进行通道间的同步，这个过程中如果有一两个时钟信号没有被捕获同步效果就会大打折扣。

发明内容

本发明就是为了克服老旧方案的这些局限性，采用多板卡的形式，且每块板卡上面都有控制模块。板卡间拥有自定义的总线，使用LVDS（低电压差分信号）传输帧同步信号实现多通道同步采样。

具体而言，本发明提出了一种采用FPGA实现基于PCI接口协议的阵列式可扩展数据采集系统，该系统包括：

多块相同的模拟信号采集板卡（101、102、103），同时多块板卡都挂载到自定义的板间总线上，实现板间的通信。整套系统采用ATX电源通过CPCI总线供电，

其中每个板卡包括：

控制器模块(203)，由FPGA芯片及SRAM芯片构成，用于控制采样过程以及生成板间总线信号和控制数据的缓存与传输；

多路ADC模块(201)，由64路结构相同的单路ADC模块(301)构成，用于将模拟信号转化成数字信号，再将数据输出至所述控制器模块(203)；

电源模块(202)，由两个完全相同的电源子模块(501)构成，用于给各芯片提供稳定且低噪的电源；

PCI桥接芯片，用于通过PCI总线实现所述模拟信号采集板卡（101、102、103）与上位机的通信。

根据本发明的另一方面，其中所述多路ADC模块(201)中的单路ADC模块(301)进一步包括：

信号调理模块(401)，包括输入缓冲级放大电路，用于将单端模拟信号转变为差分模拟信号；

采样模块(402)，用于在采样控制信号的控制下，将所述信号调理模块(401)输出的差分模拟信号经过采样变为串行数字信号，并按照一定的时序传送至控制器模块(203)。

根据本发明的另一方面，其中所述电源子模块(501)进一步包括：一个3.3V稳压模块(601)、两个5V稳压模块(602、603)和一个3.3V电源基准模块(604)，其中

所述3.3V稳压模块(601)，用于将ATX电源的12V电压转换成3.3V电压并给所述采样模块(402)供电；

所述5V稳压模块(602、603)，用于将ATX电源的12V电压转换成5V电压给所述采样模块(402)和信号调理模块(401)供电；

所述3.3V电源基准模块(604)，用于产生一个超高精度的3.3V基准电压给所述采样模块(402)提供基准电压。

根据本发明的另一方面，其中所述控制器模块进一步包括寄存器模块（701）、ADC控制模块（702）、缓存控制模块（703）、输入缓存（704）、输出缓存（705）、串行并行转换模块（706）、板间总线模块（707）和两块SRAM，其中

所述寄存器模块（701）用于利用PCI桥接芯片的内存映射一组接口，在FPGA内部化为一组寄存器；

所述ADC控制模块（702）用于生成ADC控制信号，对所述多路ADC模块(203)进行控制，通过改变ADC控制信号的时序完成对采样起止时间和采样率的控制；

所述缓存控制模块(703)，用于管理两个FPGA内部缓存(704、705)以及FPGA外的SRAM，并确定数据流向；

所述输入缓存（704）和输出缓存（705），用于为内建在FPGA芯片内部的高速FIFO缓存，以便对采样数据进行缓存处理；

所述串行并行转换模块（706），根据所述ADC控制模块（702）的控制，用于将串行的采样信号变为并行信号；

所述板间总线模块（707），用于产生和控制板间总线。

根据本发明的另一方面，其中所述多路ADC模块的供电连接方式是前32个单路采样模块由一个电源子模块进行供电，后32个单路采样模块由另一个电源子模块进行供电。

根据本发明的另一方面，其中所述每张板卡上的64个通道分为4组，最小可控通道数为16通道。

根据本发明的另一方面，其中自定义的板间总线使用低压差分信号线来进行数据传输。

本发明利用FPGA（现场可编程逻辑器件）实现了多路ADC的采样控制和数据流的控制，极大的增强了设计的灵活性和保密性；同时采用相同结构的数据采集板卡构成的采集系统，大大加强了通道的可扩展性、充分利用了PCI的带宽；支持灵活的通道分组机制，使得在功耗敏感的应用场景下实现多通道的数据采集；创新性的设计了板间总线，可以实现板间多通道的同步采样、分组采样和超小时间间隙的分组采样；采用整个系统放置于CPCI机箱中，关键的板间总线使用LVDS信号进行传输，而且进行了冗余设计，保证设备在EMC敏感和而略环境下的正常工作。

附图说明

下面结合附图及具体实施例对本发明再作进一步详细的说明：

附图1所示为现有技术一的数据采集系统结构示意图；

附图2所示为现有技术二的数据采集系统结构示意图；

附图3所示为本发明所提出的数据采集系统结构示意图；

附图4所示为本发明所提出的单路ADC模块结构示意图；

附图5所示为本发明所提出的电源模块结构示意图；

附图6所示为本发明所提出的控制器模块结构示意图；

附图7所示为本发明所提出的缓存控制模块工作流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

下面结合附图，对本发明作详细的阐述，本发明总体结构如图3。从图3中可以看出，本发明主要由多块相同的板卡101、102、103组成，每块板卡都由控制器模块203、多路ADC模块201、电源模块202和PCI桥接芯片组成。将多块板卡插入CPCI机箱，使用PLX公司的PCI9056芯片作为桥接芯片，通过PCI总线实现与上位机的通信。同时多块板卡都挂载到自定义总线上，实现板间的通信。整套系统采用ATX电源通过CPCI总线供电。

详细结构如下;

1）多路ADC模块：

多路ADC模块201，用于将模拟信号转化成数字信号，再将数据输出至控制器模块。本发明的多路ADC模块201，是由64路结构相同的单路ADC模块301构成的，单路ADC模块301其内部结构如图4所示。

图4所示单路ADC模块由信号调理模块401和采样模块402两个子模块构成。模拟信号经由信号调理模块401调理后输入至采样模块402中，经采样模块402采样后将数字信号传送至控制模块202中。

子模块具体功能为：信号调理模块401，用于将单端模拟信号转变为差分信号，同时将信号电平抬高到模数转换芯片基准电压的一半处。此外在信号调理模块401中加入了输入缓冲级放大电路，这一设计使得当输入信号幅度超过采样模块402所能承受的最大限度时，信号调理模块401起到保护采样模块402的作用。

在采样控制信号的控制下，采样模块402将调理好的差分模拟信号经过采样变为串行数字信号，并按照一定的时序传送至控制模块202中。

2）电源模块：

本专利中单块板卡上的电源模块202是由两个完全相同的电源子模块501构成，用于给各芯片提供稳定且低噪的电源。电源子模块501的具体结构如图5所示。

如图5所示，电源子模块501是由一个3.3V稳压模块601、两个5V稳压模块602、603和一个3.3V电源基准模块604构成。3.3V稳压模块601的功能是将ATX电源的12V电压转换成3.3V电压，给采样模块402供电。5V稳压模块602、603的功能是将ATX电源的12V电压转换成5V电压，602给采样模块402供电，603给信号调理模块401供电。3.3V电源基准模块604由603模块供电，产生一个超高精度的3.3V基准电压给采样模块402提供基准电压。

本发明设计中的多路ADC模块201是由64路完全相同的单路采样模块301构成。其供电连接方式是前32个单路采样模块301由一个电源子模块501进行供电，后32个单路采样模块301由另一个电源子模块502进行供电。这种设计的好处在于每一个电源子模块所分担的功率变小，使得电源子模块的输出电压的纹波更小，减小电源噪音，有利于提高信号采样的精度。另一个好处在于使用或维护的过程中，如果一个电源子模块有问题，不至于整个多路ADC模块201完全不能使用，提高了系统的稳定性。

3）控制器模块：由FPGA芯片及SRAM芯片构成，用于控制采样过程以及生成板间总线信号和控制数据的缓存与传输。

具体的，控制器模块203是由寄存器模块701、ADC控制模块702、缓存控制模块703、输入缓存704、输出缓存705、串行并行转换模块706、板间总线模块707和两块SRAM构成。除了两块SRAM式独立的芯片外，其余的模块均构建在FPGA芯片中。控制器模块203的详细设计结构如图6所示，其进一步包括：

寄存器模块701的功能在于利用PCI桥接芯片的内存映射一组接口，在FPGA内部实例化为一组寄存器。这样就可以方便的和上位机进行通信，通过写寄存器操作就可以进行诸如ADC控制等一系列控制操作，除此之外上位机还可以了解缓存状态、板卡状态和控制数据的上传。

ADC控制模块702用于生成ADC控制信号，对多路ADC模块203进行控制，通过改变ADC控制信号的时序，可以完成对采样起止时间和采样率的控制。

缓存控制模块703管理着两个FPGA内部缓存704和705以及FPGA外的SRAM，决定着数据的流向。由于独立大容量FIFO成本很高，而大容量SRAM成本很低，由缓存控制模块703以及输入缓存704和输出缓存705和片外的SRAM构成的缓存可以大大降低成本。缓存控制模块703工作流程如图7所示。

输入缓存704和输出缓存705为内建在FPGA芯片内部的高速FIFO（first in first out）缓存，用于对采样的到的数据进行缓存处理。

串行并行转换模块706受到ADC控制模块702的控制，用于将串行的采样信号变为并行信号，方便后续的数据处理。

在图7中虚线表示数据流的流向。64路ADC的数据首先在ADC控制模块的控制下经过串行并行转换模块706转换为64个并行数据，然后数据在缓存控制模块703的控制下按顺序依次进入输入缓存704、FPGA外部SRAM、输出缓存705，最后经过寄存器模块701传送至上位机。

板间总线模块707用于产生和控制板间总线。本发明采用多板卡结构，使用板间总线可以实现同步、分组异步等灵活的采样模式。如果需要128路ADC进行同步采样，则两块板卡间需要帧同步信号，并告知第二块板卡所有通道全开。由于在有的应用场景下可能考虑功耗因素，而所需要的通道数量又不是64的整数倍，就需要灵活的采样控制。本发明每张板卡上的64通道分为4组，即最小可控通道数量为16通道。如需要96通道采样，则需告知另一张板卡仅开启两组通道即可。

考虑到某些应用场景可能需要分时间间隙的采样规则，例如每32通道进行同步采样，一共需要128通道，而每32路通道之间采样时间间隔小于ADC采样保持所需要的最小时间。此时利用板间总线的高速是时钟配合着帧同步信号，利用分组通道号即可实现小时间间隔的分组采样。

另外考虑到产品会应用于某些EMC（电磁兼容）要求苛刻的环境中，自定义的板间总线使用LVDS信号线传输。而且本发明在设计上采用了两套的冗余设计，板间自定义的总线有两套走线方式。一种是利用CPCI机箱固有的背板上的总线，除此之外在板卡上设置了miniBNC屏蔽接头也可以传输板间总线的信号。

利用FPGA（可编程逻辑器件）实现ADC采样控制、缓存控制、技术含量高、保密性强，不容易被模仿和套用；对于现今高密度、多链路的通信数据采集和处理比第三条中的技术实现方案具有更大的优势。

综上所述，虽然本发明已以优选实施例披露如上，然而其并非用以限定本发明。本发明所属技术领域的普通技术人员，在不脱离本发明的精神和范围内，可作各种变动与修饰。因此，本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims

1.一种采用FPGA实现基于PCI接口协议的阵列式可扩展数据采集系统，该系统包括：

其中每个板卡包括：

2.如权利要求1所述的系统，其中所述多路ADC模块(201)中的单路ADC模块(301)进一步包括：

3.如权利要求1所述的系统，其中所述电源子模块(501)进一步包括：一个3.3V稳压模块(601)、两个5V稳压模块(602、603)和一个3.3V电源基准模块(604)，其中

4.如权利要求1所述的系统，其中所述控制器模块进一步包括寄存器模块（701）、ADC控制模块（702）、缓存控制模块（703）、输入缓存（704）、输出缓存（705）、串行并行转换模块（706）、板间总线模块（707）和两块SRAM，其中

所述板间总线模块（707），用于产生和控制板间总线。

5.如权利要求1-4中任一权利要求所述的系统，其中所述多路ADC模块的供电连接方式是前32个单路采样模块由一个电源子模块进行供电，后32个单路采样模块由另一个电源子模块进行供电。

6.如权利要求1-4中任一权利要求所述的系统，其中所述每张板卡上的64个通道分为4组，最小可控通道数为16通道。

7.如权利要求1-4中任一权利要求所述的系统，其中自定义的板间总线使用低压差分信号线来进行数据传输。