CN105099572A - 一种声纳信号处理机内控制型通信系统 - Google Patents

一种声纳信号处理机内控制型通信系统 Download PDF

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Abstract

本发明涉及一种声纳信号处理机内控制型通信系统，包括一个主控节点、一个千兆以太网交换模块、电源管理模块、时钟分配模块、时钟同步自检产生模块、一块PCI桥接模块、一个FPGA逻辑加载和调试模块；其中，千兆以太网交换模块、时钟分配模块、时钟同步自检产生模块、PCI桥接模块、FPGA逻辑加载和调试模块各自连接到所述主控节点，时钟分配模块还与千兆以太网交换模块连接；所述电源管理模块为其他模块提供电能。

Description

一种声纳信号处理机内控制型通信系统
技术领域
本发明涉及声纳系统领域，特别涉及一种声纳信号处理机内控制型通信系统。
背景技术
声纳系统主要包括两部分：干端和湿端。顾名思义，干端即水上部分，湿端即水下部分。干端主要由信号源、发射设备、信号处理机、判别显示机等构成。湿端主要由水声换能器或换能器基阵构成。声纳系统在工作时，由干端设备中的信号源通过发射设备发射信号，信号在水中传播、反射，进而由声纳湿端设备采集回波信号，所采集的回波信号传输到干端设备的信号处理机做进一步的处理，最后由判别显示机显示最后的探测结果。
在现有技术中，干端的信号处理机与湿端之间只能通过交换板中的一个以太网接口进行通信，这种方式无法适应未来声纳发展的需求。若需要多条声阵数据同时接入，在现有技术中只能是多条声阵之间采用往复穿仓的方式连接成一条长缆后再接入信号处理机，这种方式除了能保持现有信号处理机硬件结构不用改动外，具有诸多劣势：
首先，子缆内部主干线数量加倍，增加了成缆难度；其次由于每个穿仓件由原来的一对接插件改成了两对接插件，相当于相邻两个子阵间接入了四对连接器，对信号传输质量有较大影响；最关键的因素在于这种方案全部采集节点为串联，任一点网络故障都会导致故障点之后的数据丢失，风险较高，可靠性没有保障。
另外，目前声纳湿端设备相对独立，与干端交互太少，湿端往往工作在相对恶劣的环境中，调试维护困难，若能与干端取得更多交互，干端设备的性能稳定性和调试维护的方便性无疑能够提高，进而能够提高整个声纳系统的可靠性。
发明内容
本发明的目的在于克服现有声纳信号处理机接收水下数据与控制功能的不足，从而提供一种能够为水下设备提供多个以太网接口以及时钟同步自检信号的通信系统。为了实现上述目的，本发明提供了一种声纳信号处理机内控制型通信系统，包括一个主控节点、一个千兆以太网交换模块、电源管理模块、时钟分配模块、时钟同步自检产生模块、一块PCI桥接模块、一个FPGA逻辑加载和调试模块；其中，所述千兆以太网交换模块、时钟分配模块、时钟同步自检产生模块、PCI桥接模块、FPGA逻辑加载和调试模块各自连接到所述主控节点，所述时钟分配模块还与千兆以太网交换模块连接；所述电源管理模块为其他模块提供电能；
所述主控节点用于实现数据在不同协议间的转换，产生时钟同步自检信号，以及对内控制型通信系统内的其他模块进行配置；
所述千兆以太网交换模块用于实现以太网数据的转发；
所述电源管理模块用于实现对电源的管理；
所述时钟分配模块用于分配控制型通信系统内各个模块所需的时钟；
所述时钟同步自检产生模块用于生成供水下采集设备使用的时钟同步自检信号；
所述PCI桥接模块用于实现数据在PCI协议与Local总线间的转换；
所述FPGA逻辑加载和调试模块用于主控节点中的FPGA芯片的配置以及加载相应的逻辑。
上述技术方案中，所述主控节点包括FPGA芯片与存储器，所述FPGA芯片采用一片Xilinx公司的Virtex-5系列FPGA中的XC5VLX50T-1FF1136，所述存储器采用两片1GbDDR2SDRAMMT47H64M16HR；其中，XC5VLX50T-1FF1136分别与两片1GbDDR2SDRAMMT47H64M16HR连接，所述XC5VLX50T-1FF1136从所述1GbDDR2SDRAMMT47H64M16HR内读取数据或存储数据。
上述技术方案中，所述千兆以太网交换模块采用一片8端口全千兆交换机芯片BCM5389和两片4端口千兆PHY芯片88E1145实现；其中，所述4端口千兆PHY芯片88E1145连接到所述8端口全千兆交换机芯片BCM5389，所述的8端口全千兆交换机芯片BCM5389还连接到主控节点中的XC5VLX50T-1FF1136芯片。
上述技术方案中，所述时钟分配模块采用1片125MHz差分晶振、1片25MHz晶振、一片66MHz晶振和2片时钟缓冲器ICS551实现；其中，所述125MHz差分晶振提供第一路时钟信号，该路时钟信号提供给主控节点中的FPGA芯片内的MGT单元；所述25MHz晶振连接到一片时钟缓冲器ICS551，形成第二路时钟信号，该路时钟信号分配给包括主控节点中的FPGA芯片内的PLL单元、8端口全千兆交换机芯片BCM5389、4端口千兆PHY芯片88E1145在内的部件；所述66MHz晶振连接到一片时钟缓冲器ICS551，形成第三路时钟信号，该路时钟信号分配给包括主控节点中的FPGA芯片内的PCILCLK单元、PCI桥接芯片在内的部件。
上述技术方案中，所述时钟同步自检产生模块采用5片数字隔离芯片ISO7240MDW、4片RS485收发器芯片MAX3030EE、DDS芯片AD9833实现；其中，通过2片数字隔离芯片ISO7240MDW与2片RS485收发器实现总共8路时钟信号的输出；通过2片数字隔离芯片ISO7240MDW与2片RS485收发器实现总共8路同步信号输出；每一个RS485收发器能发送4路信号；通过1片数字隔离芯片ISO7240MDW与DDS芯片AD9833形成自检信号输出。
上述技术方案中，所述PCI桥接模块采用PCI桥接芯片PLX9056实现。
上述技术方案中，所述FPGA逻辑加载和调试模块采用1片FLASH芯片M25P16和1个JTAG接插件实现。
本发明的优点在于：
1、本发明的通信系统减少了声纳湿端线缆和连接器数量，可以适配多声阵的声纳系统数据接入，并且能根据需求进行扩充，支持最多7条声阵的接入；
2、采用本发明的通信系统后，某一条声阵故障不会影响其他声阵的数据，降低了系统风险，使得整个声纳的可靠性有了很大提升；
3、本发明的通信系统除了具备信号处理机内数据融合与交互功能外，还具备多条声阵的时钟同步自检信号发布功能。所以，该系统在结构上虽然属于干端信号处理机，在逻辑上实际仍为湿端设备，解决了声纳系统干湿端设备相对独立的问题。
附图说明
图1是本发明的声纳信号处理机内控制型通信系统的功能模块图；
图2是本发明的声纳信号处理机内控制型通信系统在一个应用实例中的硬件电路图；
图3是时钟分配模块与其他模块间的连接关系图。
具体实施方式
现结合附图对本发明作进一步的描述。
本发明的声纳信号处理机内控制型通信系统除了具备信号处理机内部数据通信的原有功能外，还对水下具有多个以太网接口，并且能为水下提供重要的时钟同步自检信号。
参考图1，本发明的声纳信号处理机内控制型通信系统包括：一个主控节点、一个千兆以太网交换模块、电源管理模块、时钟分配模块、时钟同步自检产生模块、一块PCI桥接模块、一个FPGA逻辑加载和调试模块。其中，所述千兆以太网交换模块、时钟分配模块、时钟同步自检产生模块、PCI桥接模块、FPGA逻辑加载和调试模块各自连接到所述主控节点，所述时钟分配模块还与千兆以太网交换模块连接；所述电源管理模块为其他模块提供电能。
下面对系统中的各个模块做进一步的说明。
所述主控节点用于实现数据在不同协议间的转换，产生时钟同步自检信号，以及对内控制型通信系统内的其他模块进行配置。在本实施例中，该主控节点可采用一片Xilinx公司的Virtex-5系列FPGA中的XC5VLX50T-1FF1136以及两片1GbDDR2SDRAMMT47H64M16HR实现，如图2所示，XC5VLX50T-1FF1136分别与两片1GbDDR2SDRAMMT47H64M16HR连接，XC5VLX50T-1FF1136从所述1GbDDR2SDRAMMT47H64M16HR内读取数据或存储数据。在其他实施例中，该主控节点也可采用其他方式实现。
所述千兆以太网交换模块用于实现以太网数据的转发。在本实施例中，该模块采用一片8端口全千兆交换机芯片BCM5389和两片4端口千兆PHY芯片88E1145实现，如图2所示，其中的PHY芯片连接到所述交换机芯片BCM5389，所述的交换机芯片BCM5389还连接到主控节点中的XC5VLX50T-1FF1136芯片。该模块向外提供8个千兆以太网接口，通过CPCI接插件J5连接到千兆以太网接口，外部的以太网接口设备可与这些千兆以太网接口连接，所述以太网接口设备包括水下多条声阵、干端主控机、记录仪等。
所述电源管理模块用于实现对电源的管理，包括对系统中其他模块进行电能分配。在本实施例中，该模块采用PME5218TP、PTH04070WAD实现。
所述时钟分配模块用于分配控制型通信系统内各个模块所需的时钟。在本实施例中，该模块采用1片125MHz差分晶振、1片25MHz晶振、一片66MHz晶振和2片时钟缓冲器ICS551实现。如图2和图3所示，所述125MHz差分晶振提供第一路时钟信号，该路时钟信号提供给主控节点中的FPGA芯片(如图2所示的XC5VLX50T-1FF1136)内的MGT(Multi-GigabitTransceiver)单元；所述25MHz晶振连接到一片时钟缓冲器ICS551，形成第二路时钟信号，该路时钟信号分配给包括主控节点中的FPGA芯片(如图2所示的XC5VLX50T-1FF1136)内的PLL(锁相环，PhaseLockedLoop)单元、8端口全千兆交换机芯片BCM5389、4端口千兆PHY芯片88E1145在内的部件。所述66MHz晶振连接到一片时钟缓冲器ICS551，形成第三路时钟信号，该路时钟信号分配给包括主控节点中的FPGA芯片(如图2所示的XC5VLX50T-1FF1136)内的PCILCLK单元、PCI9056(PCI桥接芯片的一种实现方式)在内的部件。
所述时钟同步自检产生模块用于生成供水下采集设备使用的时钟同步自检信号，该信号具体分为时钟同步信号与自检信号。在本实施例中，该模块采用5片数字隔离芯片ISO7240MDW、4片RS485收发器芯片MAX3030EE、DDS芯片AD9833实现。如图2所示，一数字隔离芯片ISO7240MDW与一RS485收发器芯片串联，形成一路时钟同步信号传输电路，所述时钟同步信号传输电路共有四路，四路之间相互并联；一数字隔离芯片ISO7240MDW与DDS芯片AD9833串联，形成一路自检信号生成电路。本模块中的5片数字隔离芯片ISO7240MDW均与主控节点中的FPGA芯片连接。在生成时钟同步信号时，参考图3，时钟同步信号由32.768MHz的TCXO经过主控节点的FPGA芯片内的DCM(数字时钟模块)八分频为4.096MHz后输出，然后经数字隔离芯片做数字隔离，最后通过RS485收发器芯片发送给水下的多个声阵列。所述自检信号通过主控节点中的FPGA芯片对DDS芯片AD9833的配置生成。时钟同步自检产生模块所生成的时钟同步信号、自检信号均通过CPCI接插件J4发往水下的声阵列。
所述PCI桥接模块用于实现数据在PCI协议与Local总线间的转换，该模块可采用PCI桥接芯片PLX9056实现。如图2所示，FPGA与PLX9056的Local端相连，PLX9056的PCI端与CPCI接插件J1相连，PLX9056能够将复杂的PCI协议转换为相对简单的Local端协议。通过在FPGA内部对Local协议进行解析，主机就能通过PLX9056访问到FPGA内部的存储空间，进而实现与信号处理机内其他DSP板之间的数据交互。
所述FPGA逻辑加载和调试模块用于为主控节点中的FPGA芯片加载相应的逻辑，还用于对该FPGA芯片进行调试。在本实施例中，该模块采用1片FLASH芯片M25P16和1个JTAG接插件实现。
本发明的声纳信号处理机内控制型通信系统在使用时安装在声纳信号处理机内，其对外提供8个千兆以太网接口、3个LINK接口、预留的2个光纤接口、1个CPCI接口。该通信系统的工作过程包括将湿端的多条声阵所采集的数据上传到声纳信号处理机内的记录仪，以及将用户通过声纳信号处理机的调试机发布的命令发送到湿端的多条声阵。湿端的多条声阵所采集的声阵数据通过以太网接口输入后，经过接插件J5、PHY芯片、交换机芯片后通过SGMII接口与主控节点中的FPGA进行通信；该FPGA将数据进行以太网与LINK接口的协议转换后，将声阵数据通过LINK接口并经过接插件J3传送给DSP板，或者把声阵数据上传至记录仪。声纳信号处理机中的调试机所发出的UDP格式的控制命令经输入后在主控节点中完成UDP到TCP/IP协议的转换，然后通过千兆以太网交换模块中的交换机芯片、PHY芯片传输到接插件J5，进而传输给水下的声阵列，以实现对声阵的控制。FPGA具有为水下发布时钟同步自检信号的功能，时钟由32.768MHz的TCXO经过FPGA内DCM八分频为4.096MHz后由RS485接口发给水下多条声阵；FPGA完成对其他芯片的控制功能，如通过SPI接口访问交换机芯片BCM5389的内部寄存器以便对交换机进行配置，同时提供一些芯片复位信号；FPGA与PLX9056芯片的Local总线相连；PLX9056的PCI总线与J1连接器相连。
最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (7)

1.一种声纳信号处理机内控制型通信系统，其特征在于，包括一个主控节点、一个千兆以太网交换模块、电源管理模块、时钟分配模块、时钟同步自检产生模块、一块PCI桥接模块、一个FPGA逻辑加载和调试模块；其中，所述千兆以太网交换模块、时钟分配模块、时钟同步自检产生模块、PCI桥接模块、FPGA逻辑加载和调试模块各自连接到所述主控节点，所述时钟分配模块还与千兆以太网交换模块连接；所述电源管理模块为其他模块提供电能；
所述主控节点用于实现数据在不同协议间的转换，产生时钟同步自检信号，以及对内控制型通信系统内的其他模块进行配置；
所述千兆以太网交换模块用于实现以太网数据的转发；
所述电源管理模块用于实现对电源的管理；
所述时钟分配模块用于分配控制型通信系统内各个模块所需的时钟；
所述时钟同步自检产生模块用于生成供水下采集设备使用的时钟同步自检信号；
所述PCI桥接模块用于实现数据在PCI协议与Local总线间的转换；
所述FPGA逻辑加载和调试模块用于主控节点中的FPGA芯片的配置以及加载相应的逻辑。
2.根据权利要求1所述的声纳信号处理机内控制型通信系统，其特征在于，所述主控节点包括FPGA芯片与存储器，所述FPGA芯片采用一片Xilinx公司的Virtex-5系列FPGA中的XC5VLX50T-1FF1136，所述存储器采用两片1GbDDR2SDRAMMT47H64M16HR；其中，XC5VLX50T-1FF1136分别与两片1GbDDR2SDRAMMT47H64M16HR连接，所述XC5VLX50T-1FF1136从所述1GbDDR2SDRAMMT47H64M16HR内读取数据或存储数据。
3.根据权利要求2所述的声纳信号处理机内控制型通信系统，其特征在于，所述千兆以太网交换模块采用一片8端口全千兆交换机芯片BCM5389和两片4端口千兆PHY芯片88E1145实现；其中，所述4端口千兆PHY芯片88E1145连接到所述8端口全千兆交换机芯片BCM5389，所述的8端口全千兆交换机芯片BCM5389还连接到主控节点中的XC5VLX50T-1FF1136芯片。
4.根据权利要求1所述的声纳信号处理机内控制型通信系统，其特征在于，所述时钟分配模块采用1片125MHz差分晶振、1片25MHz晶振、一片66MHz晶振和2片时钟缓冲器ICS551实现；其中，所述125MHz差分晶振提供第一路时钟信号，该路时钟信号提供给主控节点中的FPGA芯片内的MGT单元；所述25MHz晶振连接到一片时钟缓冲器ICS551，形成第二路时钟信号，该路时钟信号分配给包括主控节点中的FPGA芯片内的PLL单元、8端口全千兆交换机芯片BCM5389、4端口千兆PHY芯片88E1145在内的部件；所述66MHz晶振连接到一片时钟缓冲器ICS551，形成第三路时钟信号，该路时钟信号分配给包括主控节点中的FPGA芯片内的PCILCLK单元、PCI桥接芯片在内的部件。
5.根据权利要求1所述的声纳信号处理机内控制型通信系统，其特征在于，所述时钟同步自检产生模块采用5片数字隔离芯片ISO7240MDW、4片RS485收发器芯片MAX3030EE、DDS芯片AD9833实现；其中，通过2片数字隔离芯片ISO7240MDW与2片RS485收发器实现总共8路时钟信号的输出；通过2片数字隔离芯片ISO7240MDW与2片RS485收发器实现总共8路同步信号输出；每一个RS485收发器能发送4路信号；通过1片数字隔离芯片ISO7240MDW与DDS芯片AD9833形成自检信号输出。
6.根据权利要求1所述的声纳信号处理机内控制型通信系统，其特征在于，所述PCI桥接模块采用PCI桥接芯片PLX9056实现。
7.根据权利要求1所述的声纳信号处理机内控制型通信系统，其特征在于，所述FPGA逻辑加载和调试模块采用1片FLASH芯片M25P16和1个JTAG接插件实现。
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