CN103297055A

CN103297055A - 一种采用fpga实现多路串行adc同步的装置

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Publication number: CN103297055A
Application number: CN2013100870715A
Authority: CN
Inventors: 马晓川; 鄢社锋; 林津丞; 杨力; 彭承彦; 王敏
Original assignee: Institute of Acoustics CAS
Current assignee: Institute of Acoustics CAS
Priority date: 2013-03-19
Filing date: 2013-03-19
Publication date: 2013-09-11

Abstract

本发明公开了一种采用FPGA实现多路串行ADC同步的装置，所述装置包括ADC模拟电路模块、ADC数据采集模块以及数据缓存模块，其中：所述ADC模拟电路模块，用于将外部输入的模拟信号转换成数字信号，并将转换后的数字信号传输给ADC数据采集模块，由多个单路ADC模拟电路模块组成；所述ADC数据采集模块，用于同步控制ADC模拟电路模块，并采集ADC模拟电路模块转换后的数字信号，将串行数字信号转换成并行，同时将并行的ADC数据传给数据缓存模块；所述数据缓存模块，用于接收并缓存ADC数据采集模块2传出的并行ADC数据，以备系统的下一级设备使用和处理。本发明技术含量高、保密性强。

Description

一种采用FPGA实现多路串行ADC同步的装置

技术领域

本发明涉及信号采集领域，具体涉及采用FPGA实现ADC同步的装置。

背景技术

多通道数据采集系统广泛应用于声纳、雷达等领域，阵列信号处理需要空间上不同位置的数据信息；多通道数据采集系统也应用于其他需要多节点、多通道数据采集的场合，例如农业、气象等领域，需要不同位置环境的温度、湿度等信息。

第一种多通道同步数据采集如图1所示，在采集多通道数据时,通过多路切换开关将每一路输入信号同ADC连接起来，这就是分时采样。在分时采样中,任一时刻只有一路输入信号进入ADC进行转换,因而这种方法只适用于各路输入信号之间没有关系(即无相关性)的场合,其优点在于只需一只ADC器件,因而成本较低.但是,如果信号之间存在相关性(如振动信号),就不能采用这种方法,而需要利用同步采样的方法。

第二种多通道同步数据采集如图2所示，根据采样保持方法的不同,可以分为两种:其一是对每一路信号都有各自的放大器和采样保持器,然后通过多路切换开关与同一块ADC连接(如图2(A)所示);其二则是每一路信号都有各自的放大器和ADC,转换结束后,ADC保持数据,由计算机依次读取(如图2(B)所示)。

很显然,如果两种方法使用同样的ADC,由于采样保持器要比ADC便宜得多,所以第一种方法是比较经济的方法.但从速度上来考虑,则第二种方法要快一些,这是因第一种方法要对每一路信号轮流转换.反之,如果要保证同样的速度,则第一种方法要求高速的ADC,其价格较昂贵,而第二种方法对ADC的要求要低一些.

现有的方案由于ADC芯片多使用并行的，控制器芯片如FPGA、DSP、单片机等不能提供足够多的管脚，所以通道数不能太多；而且即使通道数增加，要想使不同通道的采样时刻完全一致，现有的方法也是很难实现的；下面详细列出现有方法的主要缺点：

（1）采用并行ADC芯片，需要大量的管脚，实现多通道很困难，而且当系统需要其他功能时，管脚的分配就很紧张了。

（2）对多通道ADC实现同步困难，如果多路信号使用同一块ADC，用多路切换开关实现不同路之间的切换，也会降低ADC采样的速率。

(3)高速ADC的成本很高，声纳系统中的水声信号频率较低，可以使用低速的ADC来降低成本。

（4）ADC控制系统的设计老套、简单，没有融入新的设计方法来提高性能，易于被模仿且没有竞争力。

发明内容

本发明就是为了克服老旧方案的这些局限性，创新性的使用FPGA实现多通道同步数据采集控制、采样时间点同步和对AD串行数据的处理的设计原理及实现方法。同时提高了对产品的保密性和可控性的要求。

1、具体而言，本发明提出了一种采用FPGA实现多路串行ADC同步的装置，所述装置包括ADC模拟电路模块、ADC数据采集模块以及数据缓存模块，其中：

所述ADC模拟电路模块，用于将外部输入的模拟信号转换成数字信号，并将转换后的数字信号传输给ADC数据采集模块，由多个单路ADC模拟电路模块组成；

所述ADC数据采集模块，用于同步控制ADC模拟电路模块，并采集ADC模拟电路模块转换后的数字信号，将串行数字信号转换成并行，同时将并行的ADC数据传给数据缓存模块；

所述数据缓存模块，用于接收并缓存ADC数据采集模块2传出的并行ADC数据，以备系统的下一级设备使用和处理。

根据本发明的一个方面，其中单路ADC模拟电路模块进一步包括：

外部供电接口模块，用于给ADC模拟电路模块1接入供电电源，接入的电源电压包括+3.3V和+5V。

电源模块组，用于将外部供电接口模块提供的电压值进行转换，给ADC模块组提供供电电压，及参考电压基准源，其包括差分AD前放供电模块，差分AD供电模块，数字管脚供电模块，基准源；

ADC模块组，包括差分AD前置放大器，差分AD芯片，用于将输入的模拟信号转换为差分信号。

根据本发明的一个方面，其中所述ADC数据采集模块进一步用于：检测外部系统发出的使能ADC的信号，当检测到这个信号后，启动ADC，并且其状态机从“复位状态”进入“启动ADC采样保持状态”，在进入“启动ADC采样保持状态”后，所述ADC数据采集模块向ADC芯片发送一个使能信号CNV，并设置一个计数器adc_clk_count用来控制CNV的电平持续时间，当规定的时间达到后，进入读出ADC数据的状态，并且在这个状态中将ADC的串行数据转换成并行数据，然后进入等待状态，等ADC数据缓存完毕后，再进入复位状态，形成循环。

根据本发明的一个方面，其中所述数据缓存模块进一步用于等待所述ADC数据采集模块给出的采样完成信号adc_sample，当采样完成后adc_sample信号被置为高电平，所述数据缓存模块检测到adc_sample信号为高电平时启动状态机，并将ADC的数据送给FIFO。

本发明基于FPGA（现场可编程门阵列）实现声纳系统中的信号采集技术，并利用FPGA实现多通道同步数据采集控制、采样时间点同步和对AD串行数据的处理的设计原理及实现方法，技术含量高、保密性强。

附图说明

下面结合附图及具体实施例对本发明再作进一步详细的说明：

附图1所示为现有技术一的多通道数据采集系统结构示意图；

附图2所示为现有技术二的多通道数据采集系统结构示意图；

附图3所示为本发明提出的采用FPGA实现多路串行ADC同步的装置结构示意图；

附图4所示为本发明提出的单路ADC模拟电路模块的结构示意图；

附图5所述为本发明提出的ADC数据采集模块状态图；

附图6所示为本发明提出的ADC控制和数据信号的时序图；

附图7所示为本发明提出的数据缓存模块状态图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

下面结合附图，对本发明作详细的阐述。

从图3中我们可以看出此设计主要由可编程逻辑模块（图中2、3是由可编程逻辑模块编程实现）和AD模数转换模块组成的阵列（图中1是AD模数转换模块组成的阵列，该阵列是由多个单路ADC组成）两部分组成，FPGA作为控制芯片与ADC阵列的接口完全是数字信号，ADC阵列与外界的接口包括多路模拟信号输入和数字信号接口（接收FPGA给它的时钟同步和控制信号，并且上传转换后的数据）。

从图3中可以看出，本发明的采用FPGA实现多路串行ADC同步的装置主要包括以下模块：：

（1）ADC模拟电路模块1，用于将外部输入的模拟信号转换成数字信号，并将转换后的数字信号传输给ADC数据采集模块2，ADC模拟电路模块阵列是由多个单路ADC组成的，ADC_INPUT_X是每路模拟信号的输入，每路ADC的采样频率都能达到180KHz。此模块的启动、上传数据、同步等功能都由ADC数据采集模块2控制。

（2）ADC数据采集模块2，用于同步控制ADC模拟电路模块1，并采集ADC模拟电路模块1转换后的数字信号，将串行数字信号转换成并行，同时将并行的ADC数据传给数据缓存模块3。图3中，SCK、CNV信号是由ADC数据采集模块2传给ADC模拟电路模块1的，SCK是同步时钟线，CNV是控制线，每16通道的ADC用一组SCK时钟信号和一组CNV控制信号；SDO信号是由ADC模拟电路模块1传给ADC数据采集模块2的，SDO是数字信号线，用于把数据上传给ADC数据采集模块2。

（3）数据缓存模块3，用于接收并缓存ADC数据采集模块2传出的并行ADC数据，以备系统的下一级设备使用和处理。adc_sample信号是由ADC数据采集模块2传给数据缓存模块3的，用于启动数据缓存模块3的并行ADC数据缓存功能，数据缓存模块3收到adc_sample信号为有效时，开始接收并缓存ADC数据。

下面对上述各个模块进行详细介绍。

1.单路ADC模拟电路模块

参见图4，可以看到所述ADC模拟电路模块的主要包括以下子模块：

外部供电接口模块101，用于给ADC模拟电路模块1接入供电电源，接入的电源电压包括+3.3V和+5V。

电源模块组102，用于将外部供电接口模块101提供的电压值进行转换，给ADC模块组103提供供电电压，及参考电压基准源。此模块包括差分AD前放供电模块，差分AD供电模块，数字管脚供电模块，基准源。

ADC模块组103，包括差分AD前置放大器，差分AD芯片，用于将输入的模拟信号转换为差分信号。

2.ADC数据采集模块

ADC会检测启动信号，这个信号是声纳系统的DSP板给出的使能ADC的信号，当检测到这个信号后，FPGA控制此模块启动ADC，此模块的状态机从“复位状态”进入“启动ADC采样保持状态”。进入“启动ADC采样保持状态”后，FPGA会给ADC芯片一个使能信号CNV，并且这时会有一个计数器adc_clk_count用来控制CNV的电平持续时间。当规定的时间达到后，进入读出ADC数据的状态，并且在这个状态中将ADC的串行数据转换成并行数据。然后进入等待状态，等ADC数据缓存完毕后，再进入复位状态，形成循环。

此模块的状态图如图5，时序结构如图6：

具体内容如下：

201.复位状态201，在ADC数据采集模块2中用于等待状态，等待外部使能信号ADC_EN，ADC_EN有效时，进入启动ADC采样保持状态202

202.启动ADC采样保持状态202，依照图6，控制ADC和接收数据信号。在时序301中，FPGA（现场可编程门阵列）发出CNV信号控制各路AD的启动。接收ADC数据时（时序302），FPGA给出时钟信号SCK，并缓存SDO读到的数据，在时序302结束后，按时序控制CNV信号结束本次ADC。

203.ADC采样202结束之后即启动ADC串行转并行203，此步骤将采集到的串行ADC数据转换成并行，转换完成后进入等待多通道数据缓存状态204。

204.等待多通道数据缓存204，在这个状态中需要等待数据缓存模块211——213的工作结束后，方可回到复位状态201等待下一次ADC的启动。

并且本模块所使用的同步时钟线SCK和控制线CNV并不是每路ADC使用一组，也不是所有ADC共用一组。本发明采用每16通道的ADC用一组SCK时钟信号和一组CNV控制信号。ADC板上有128通道，这样根据SCK和CNV的不同，将通道分为8组，每组16通道。这样的好处是可以保证，在某组SCK和CNV出现故障时其他通道的ADC还能正常工作，而且SCK和CNV信号线的数量从128减少到8。节省了资源，同步也更容易了。FPGA的控制逻辑中，对8组SCK和CNV信号线同时控制，从而实现同步。

3．数据缓存模块

这个模块需要等待“ADC数据采集模块”给出的采样完成信号adc_sample，当采样完成后adc_sample这个信号被置为高电平，本模块检测到这个信号为高电平时启动状态机，将ADC的数据送给FIFO。图7是此模块的状态图：

具体内容如下：

301.复位状态301，用于等待采样完成信号adc_sample，若adc_sample使能即进行将寄存器中的数据给FIFO302。

302.将寄存器中的数据给FIFO302，用于将ADC数据采集模块201——204中暂存于寄存器中的数据存入FIFO中。所有通道的数据都存入FIFO后，进行303.

303.停止向FIFO中存入数据303，用于停止向FIFO中存入数据，此步骤结束后进入复位状态301.

本设计采用FPGA控制多ADC阵列进行实时采样、同步、控制，ADC模拟电路模块分为外部供电接口（101）、电源模块组（102）、ADC模块组（103）。电路分层、分模块设计，保证了稳定性，易于开发、改进。

ADC数据采集模块是由FPGA控制，此模块实现了3项功能，包括启动ADC工作（202）、串行转并行（203）、寄存器缓存多通道数据（204）。将多通道ADC数据采集功能按以上的结构整合在一起，保证了稳定性，提高了数据采集、转换效率。

数据缓存模块3是由FPGA控制，此模块将寄存器缓存的多通道数据（204），统一存储到FIFO中，使数据采集和数据存储的操作分开，使数据结构更统一，提高稳定性和可操作性。

本发明利用FPGA（现场可编程门阵列）控制多通道（128通道）的ADC阵列，极大的增强了设计的灵活性和保密性；同时处理的通道数量有了显著的提高（串行ADC的使用让数据位宽不再制约通道数，本设计中实现了128通道），降低了ADC数据的采集成本。此设计主要由FPGA部分和ADC模数转换芯片组成的阵列两部分组成，FPGA作为控制芯片与ADC阵列的接口完全是数字信号，ADC阵列与外界的接口包括两部分：1、多路模拟信号输入；2、数字信号部分（接收FPGA给它的时钟同步和控制信号，并且上传转换后的数据），这种分模块的设计使工程的结构合理易懂，利于后续的改进和维护，同时该方案为以后产品升级、扩通道、扩带宽提供了灵活的平台。

基于FPGA（现场可编程门阵列）实现声纳系统中的信号采集技术，并利用FPGA实现多通道同步数据采集控制、采样时间点同步和对AD串行数据的处理的设计原理及实现方法，技术含量高、保密性强，不容易被模仿和套用；对于现今高密度、多通道数据采集和处理比第三条中的技术实现方案具有更大的优势。

综上所述，虽然本发明已以优选实施例披露如上，然而其并非用以限定本发明。本发明所属技术领域的普通技术人员，在不脱离本发明的精神和范围内，可作各种变动与修饰。因此，本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims

1.一种采用FPGA实现多路串行ADC同步的装置，所述装置包括ADC模拟电路模块、

ADC数据采集模块以及数据缓存模块，其中：

所述ADC模拟电路模块，用于将外部输入的模拟信号转换成数字信号，并将转换后的数字信号传输给所述ADC数据采集模块，由多个单路ADC模拟电路模块组成；

所述ADC数据采集模块，用于同步控制ADC模拟电路模块，并采集ADC模拟电路模块转换后的数字信号，将串行数字信号转换成并行，同时将并行的ADC数据传给所述数据缓存模块；

所述数据缓存模块，用于接收并缓存所述ADC数据采集模块传出的并行ADC数据，以备系统的下一级设备使用和处理。

2.如权利要求1所述的装置，其中所述单路ADC模拟电路模块进一步包括：

外部供电接口模块，用于给ADC模拟电路模块接入供电电源，接入的电源电压包括+3.3V和+5V。

3.如权利要求1所述的装置，其中所述ADC数据采集模块进一步用于：检测外部系统发出的使能ADC的信号，当检测到这个信号后，启动ADC，并且其状态机从“复位状态”进入“启动ADC采样保持状态”，在进入“启动ADC采样保持状态”后，所述ADC数据采集模块向ADC芯片发送一个使能信号CNV，并设置一个计数器adc_clk_count用来控制CNV的电平持续时间，当规定的时间达到后，进入读出ADC数据的状态，并且在这个状态中将ADC的串行数据转换成并行数据，然后进入等待状态，等ADC数据缓存完毕后，再进入复位状态，形成循环。

4.如权利要求1所述的装置，其中所述数据缓存模块进一步用于等待所述ADC数据采集模块给出的采样完成信号adc_sample，当采样完成后adc_sample信号被置为高电平，所述数据缓存模块检测到adc_sample信号为高电平时启动状态机，并将ADC的数据送给FIFO。