CN101980140B - 一种ssram访问控制系统 - Google Patents

Abstract

本发明实施例提供一种SSRAM访问控制系统，包括访问控制单元和多个端口，所述多个端口一端与访问控制单元相连，另一端与外界访问设备相连；访问控制单元通过分时仲裁方案为每个端口配置对SSRAM的访问权限，各端口在访问权限内通过访问控制单元对SSRAM进行访问；通过本发明可以有效解决外界多设备对SSRAM访问冲突的问题，同时提高了SSRAM访问的利用率。

Description

一种SSRAM访问控制系统

技术领域

本发明涉及无线通信系统领域，特别是涉及一种同步静态随机存取存储器(SSRAM Synchronized Static Random Access Memory)访问控制系统及SSRAM访问控制方法。

背景技术

在无线通信系统中，经常需要转发数字中频和数字信号处理器(DSPDigital Signal Processor)之间的天线数据，由于数字中频输出的天线数据是均匀连续的采样，因此数字中频输出数据的速度相对较慢，而DSP需要在尽可能短的时间内处理这些采样值，读取是猝发的，瞬间完成，因此DSP的读取速度是很快的，从而两个部分之间数据传输的速度存在巨大的差异，造成了在数据传输过程中，设备的读写访问的不连贯、数据传输效率低等问题。这就要求在数字中频和DSP之间增加存储器，这样就缓冲了两个部分之间巨大的速度差异，进而解决了上述问题。

现有技术中，通常是在场可编程门阵列(FPGA Field Programmable GateArray)外部增加一个SSRAM作为数据存储器，数字中频和DSP等访问设备通过FPGA对SSRAM进行读写访问。但在具体应用中所采用的SSRAM只有一个端口，而在设备访问存储器时，会存在多个设备同时对SSRAM进行访问的情况，这样就会出现严重的读写访问冲突的问题。

在上述的应用场景中，解决单口SSRAM读写访问冲突的方法主要有两种：一种是增加SSRAM的个数，进而增加与访问设备连接端口的数量，从根本上解决多个主设备访问冲突的问题；另一种是使用双口RAM，甚至是四口RAM来增加与访问设备连接端口的数量，从而解决访问冲突的问题。

上述两种方法都能解决多个设备同时对一个存储器进行访问产生的读写冲突的问题，但带来的缺点也是十分明显的。增加存储器的数量，相应的存储器与FPGA相连的引脚数也会成倍增加，以SSRAM为例，4片SSRAM的引脚数就达到400个左右，这和其连接的FPGA的用户IO个数也同样增加，这就造成了FPGA与存储器的连接关系更加复杂，FPGA规模过大，成本也相应过高；对于双口RAM，因为增加一个端口同样会带来引脚数加倍，因此它的缺点同样是引脚数太多了，有200个左右，占用了中等规模的FPGA的引脚数的近一半，连接关系过于复杂，成本也相应过高。

发明内容

有鉴于此，本发明的目的在于提供一种SSRAM访问控制系统及其访问控制方法，能够在不增加存储器与FPGA之间连接关系复杂程度的基础上，使用一片单端口SSRAM来解决多个访问设备同时访问冲突的问题。

为实现上述目的，本发明的一个实施例提供一种SSRAM访问控制系统，包括FPGA和SSRAM，所述系统还包括多个端口，所述FPGA上还设置有访问控制单元；其中：

所述多个端口中的每个端口的一端通过访问控制单元与SSRAM的端口相连接，另一端分别与外界的访问设备相连接；

所述访问控制单元用于：采用每一定时钟周期只有一个端口有权限通过访问控制单元对SSRAM进行访问的分时仲裁方案，对每个与其相连接的端口配置访问权限。

优选地，所述多个端口的访问速度之和小于或等于SSRAM端口的访问速度。

优选地，所述访问控制单元包括：

顺序配置单元，用于：为每个与其相连的端口配置在一个时钟段内可以对SSRAM进行访问的许可权限顺序；

时钟周期比例配置单元，用于：配置每个端口在有权限通过访问控制单元对SSRAM进行访问时，在一个时钟段内所占用的时钟周期比例。

优选地，所述的访问控制单元与其相连接的每个端口之间还包括一个FIFO缓存，所述FIFO缓存用于：

接收与外界访问设备相连接的端口需要写入的数据，在该端口有权限对SSRAM访问时，再将FIFO缓存接收的数据写入SSRAM。

优选地，所述的访问控制单元还连接有一个配置寄存器，所述配置寄存器预先配置与外界访问设备相连接的每个端口的读取请求时刻；同时，在配置的读取请求时刻前一个时钟周期内，将每个端口有权限对SSRAM进行访问的时刻设置为该端口有所述读取请求的预读取时刻；

所述FIFO缓存还用于：

接收在预读取时刻从SSRAM提前读出的数据，所述数据为该端口在读取请求时刻需读取的数据，所述端口再将需要读取的数据从FIFO缓存读出。

一种使用前述系统的SSRAM访问控制方法，访问控制单元采用每一个时钟周期只有一个端口有权限通过访问控制单元对SSRAM单元进行访问的分时仲裁方案，对每个与其相连接的端口配置访问权限，包括以下步骤：

a、所述与外界访问设备相连接的端口向访问控制单元发送对SSRAM的访问请求；

b、访问控制单元接收到所述端口的访问请求后，检测该端口请求是否符合配置的访问权限，符合时，向该端口发出访问允许；

c、所述端口接收到访问许可后，在访问权限内通过访问控制单元对SSRAM进行访问。

优选地，所述各端口访问速度之和小于或等于SSRAM端口的访问速度。

优选地，所述访问控制单元为每个与其相连的端口配置访问权限具体为：

访问控制单元配置各端口在一个时钟段内可以对SSRAM进行访问的访问许可权限顺序，同时配置各端口在有权限通过访问控制单元对SSRAM进行访问时，在一个时钟段内所占用的时钟周期比例。

优选地，所述步骤c中，所述端口通过访问控制单元对SSRAM进行写入数据访问时，具体为：

位于该端口与访问控制单元之间的FIFO缓存，接收与外界访问设备相连接的端口需要写入的数据，在该端口有权限对SSRAM访问时，再将FIFO缓存接收的数据写入SSRAM。

优选地，所述步骤c中，所述端口通过访问控制单元对SSRAM进行读出数据访问时，具体为：

访问控制单元通过与其连接的配置寄存器，预先设置与外界访问设备相连接的每个端口的读取请求时刻，同时在前一个时钟周期内，将此端口有权限对SSRAM进行访问的时刻设置为该端口有所述读取请求的预读取时刻；

所述位于该端口与访问控制单元之间的FIFO缓存，接收在预读取时刻从SSRAM提前读出的数据，所述数据为该端口在读取请求时刻需读取的数据，所述端口再将需要读取的数据从FIFO缓存读出。

根据本发明实施例，通过访问控制单元对与其连接的多个端口预先配置访问权限，使得在一个时钟周期内，只有一个与外界访问设备相连接的端口有权限通过访问控制单元对SSRAM进行访问。本发明利用单端口SSRAM和与访问控制单元相连接的多个端口模拟出多端口SSRAM的存储器，在解决了单端口SSRAM带来的多设备同时访问冲突的问题的同时，没有加大存储器与FPGA的连接关系复杂程度，具有结构简单、FPGA占用资源少、SSRAM利用率高等优点。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例一提供的一种SSRAM访问控制系统的结构图；

图2是本发明实施例二提供的一种SSRAM访问控制系统的结构图；

图3是本发明实施例二提供的多端口对SSRAM访问时序举例图；

图4是本发明实施例三提供的一种SSRAM访问控制系统的结构图；

图5是本发明实施例四提供的一种SSRAM访问控制系统的结构图；

图6是本发明实施例四提供的一种SSRAM访问控制系统的时序举例图；

图7是本发明实施例五提供的一种SSRAM访问控制方法的流程图；

图8是本发明实施例六提供的一种SSRAM访问控制方法的流程图；

图9是本发明实施例七提供的一种SSRAM访问控制方法的流程图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一

如图1所示，是本发明实施例一提供的一种SSRAM访问控制系统，包括FPGA和SSRAM，所述系统还包括多个端口，所述FPGA上还设置有访问控制单元；其中：

所述多个端口中的每个端口的一端通过访问控制单元与SSRAM的端口相连接，另一端分别与外界的访问设备相连接；

所述访问控制单元用于：采用每一定时钟周期只有一个端口有权限通过访问控制单元对SSRAM进行访问的分时仲裁方案，对每个与其相连接的端口配置访问权限；

所述端口在配置的访问权限内，通过访问控制单元对SSRAM进行访问。

当与数字中频或DSP等外界设备相连接的端口对访问控制单元发出向SSRAM进行访问的请求时，访问控制单元检测此请求与配置的访问权限是否符合，当符合时，向该端口发出访问许可，该端口收到访问许可后，与外界设备相连接的端口通过访问控制单元对SSRAM进行访问。

此时在每一个时钟周期内，只有一个端口有权限对SSRAM进行访问，既避免了读写冲突的问题，又提高了对SSRAM访问利用率，同时SSRAM的单端口与FPGA的连接关系没有改变，成本较低。

实施例二

如图2所示，是本发明实施例二提供的一种SSRAM访问控制系统，包括FPGA和SSRAM，所述系统还包括多个端口，所述FPGA上还设置有访问控制单元；其中：

所述多个端口中的每个端口的一端通过访问控制单元与SSRAM的端口相连接，另一端分别与外界的访问设备相连接；

所述访问控制单元用于：采用每一定时钟周期只有一个端口有权限通过访问控制单元对SSRAM进行访问的分时仲裁方案，对每个与其相连接的端口配置访问权限；

所述访问控制单元包括：

顺序配置单元，用于：为每个与其相连的端口配置在一个时钟段内可以对SSRAM进行访问的许可权限顺序；

时钟周期比例配置单元，用于：配置每个端口在有权限通过访问控制单元对SSRAM进行访问时，在一个时钟段内所占用的时钟周期比例。

所述端口按照上述配置访问权限内的许可权限顺序和在一个时钟段内所占用的时钟周期比例内，通过访问控制单元对SSRAM进行访问。

进一步，所述多个端口的访问速度之和小于或等于SSRAM端口的访问速度。

实施例二和实施例一的相似之处就不再重复描述，二者的主要区别在于，实施例二的访问控制单元还包括：顺序配置单元和时钟周期比例配置单元，这样能根据每个端口的具体情况，为其配置访问顺序和在访问权限内所占用的时间比例，能更有效的提高访问效率。

下面举例对所述访问控制单元包括的顺序配置单元和时钟周期比例配置单元的功能进行描述。如图3所示，当访问控制单元连接有三个端口时，设每一个时钟段内包括4个时钟周期，通过顺序配置单元配置端口0为第一访问顺序，端口1为第二访问顺序，端口2为第三访问顺序，同时通过时钟周期比例配置单元配置端口0在此时钟段内占用1个时钟周期，端口1占用1个，端口2占用2个。

同时通过对访问控制单元连接的各端口访问速度进行配置，使得对SSRAM进行访问的端口数量和访问速度能在合理有效的范围内进行配置。在大多数场合，SSRAM的访问速度时钟频率可以设置的很高，比如122.88MHz，而每个端口的访问速度并不高，那就可以设置4个速度为30.72MHz的端口。

实施例三

如图4所示，是本发明实施例三提供的一种SSRAM访问控制系统，包括FPGA和SSRAM，所述系统还包括多个端口，所述FPGA上还设置有访问控制单元；其中：

所述多个端口中的每个端口的一端通过访问控制单元与SSRAM的端口相连接，另一端分别与外界的访问设备相连接；

所述访问控制单元用于：采用每一定时钟周期只有一个端口有权限通过访问控制单元对SSRAM进行访问的分时仲裁方案，对每个与其相连接的端口配置访问权限；

所述的访问控制单元与其相连接的每个端口之间还包括一个FIFO缓存，所述FIFO缓存用于：

接收与外界访问设备相连接的端口需要写入的数据，在该端口有权限对SSRAM访问时，再将FIFO缓存接收的数据写入SSRAM。

实施例三和实施例一的相似之处就不再重复描述，二者的主要区别在于，在访问控制单元与其所连接的每个端口之间增加FIFO缓存，用来接收与外界访问设备相连接的端口需要写入的数据，在该端口有权限对SSRAM访问时，再将FIFO缓存接收的数据写入SSRAM。

下面举例说明，比如A端口在t1时刻就要求向SSRAM写入数据，并发送请求给访问控制单元。但按照配置好的访问权限，A端口只能等到t2时刻才有访问权限，所以此时A端口只能等。但此时用一个很小的FIFO放在A端口与访问控制单元之间，A端口就能将需要写入SSRAM的数据先写入FIFO缓存，比如在t1时刻就开始向FIFO写入数据，等到有权限的t2时刻时，再将FIFO缓存接收的数据写入SSRAM。这就是预取FIFO(Cache)的作用。

实施例四

如图5所示，是本发明实施例四提供的一种SSRAM访问控制系统，包括FPGA和SSRAM，所述系统还包括多个端口，所述FPGA上还设置有访问控制单元；其中：

所述多个端口中的每个端口的一端通过访问控制单元与SSRAM的端口相连接，另一端分别与外界的访问设备相连接；

所述访问控制单元用于：采用每一定时钟周期只有一个端口有权限通过访问控制单元对SSRAM进行访问的分时仲裁方案，对每个与其相连接的端口配置访问权限；

所述的访问控制单元还连接有一个配置寄存器，所述配置寄存器预先配置与外界访问设备相连接的每个端口的读取请求时刻；同时，在配置的读取请求时刻前一个时钟周期内，将每个端口有权限对SSRAM进行访问的时刻设置为该端口有所述读取请求的预读取时刻；

所述的访问控制单元与其相连接的每个端口之间还包括一个FIFO缓存，所述FIFO缓存用于：

接收在预读取时刻从SSRAM提前读出的数据，所述数据为该端口在读取请求时刻需读取的数据，所述端口再将需要读取的数据从FIFO缓存读出。

实施例四和实施例一的相似之处就不再重复描述，二者的主要区别在于，所述的访问控制单元还连接有一个配置寄存器，所述的访问控制单元与其相连接的每个端口之间还包括一个FIFO缓存，所述FIFO缓存用于：接收在预读取时刻从SSRAM提前读出的数据，所述数据为该端口在读取请求时刻需读取的数据，所述端口再将需要读取的数据从FIFO缓存读出。

下面举例说明，如图6所示，比如A端口在t1时刻就要求从SSRAM读取数据，并发送请求给访问控制单元。但按照配置好的访问权限，A端口只能等到t2时刻才有访问权限，所以此时A端口只能等，并且如果在有权限进行访问的时钟周期内没有读完需要读取的数据，还要等待在下一个周期继续读取，但此时用一个很小的FIFO放在A端口与访问控制单元之间，访问控制单元通过配置寄存器配置A端口的读取请求时刻t1和预读取时刻t0，因此在t0时刻，A端口已经在有权限访问的时钟内把需要读取的数据提取读取出来并存储在FIFO缓存内，在t1时刻，A端口直接从FIFO缓存内将需读取的数据读出。

实施例五

如图7所示，是本发明实施例五提供的一种使用前述系统的SSRAM访问控制方法的流程图，访问控制单元采用每一定时钟周期只有一个端口有权限通过访问控制单元对SSRAM单元进行访问的分时仲裁方案，对每个与其相连接的端口配置访问权限；同时配置各端口的访问速度之和小于或等于SSRAM端口的访问速度，包括以下步骤：

步骤70、所述与外界访问设备相连接的端口向访问控制单元发送对SSRAM的访问请求；

步骤71、访问控制单元接收到所述端口的访问请求后，检测该端口请求是否符合配置的访问权限，符合时，向该端口发出访问允许；

步骤72、所述端口接收到访问许可后，在访问权限内通过访问控制单元对SSRAM进行访问。

按照上述方法，所述端口可以在配置的访问权限内通过访问控制单元对SSRAM进行分时访问，在解决了外接访问设备对SSRAM的访问读写冲突的问题，同时，提高了SSRAM端口的访问利用率。

实施例六

如图8所示，是本发明实施例六提供的一种使用前述系统的SSRAM访问控制方法的流程图，访问控制单元采用每一个时钟周期只有一个端口有权限通过访问控制单元对SSRAM单元进行访问的分时仲裁方案，对每个与其相连接的端口配置在一个时钟段内可以对SSRAM进行访问的访问许可权限顺序，同时配置各端口在有权限通过访问控制单元对SSRAM进行访问时，在一个时钟段内所占用的时钟周期比例，包括以下步骤：

步骤80、所述与外界访问设备相连接的端口向访问控制单元发送对SSRAM的访问请求；

步骤81、访问控制单元接收到所述端口的访问请求后，检测该端口请求是否符合配置的访问权限，符合时，向该端口发出访问允许；

步骤82、所述端口接收到访问许可后，在访问权限内通过访问控制单元对SSRAM进行写入数据访问时，具体为：

位于该端口与访问控制单元之间的FIFO缓存，接收与外界访问设备相连接的端口需要写入的数据，在该端口有权限对SSRAM访问时，再将FIFO缓存接收的数据写入SSRAM。

实施例六和实施例五的相似之处就不再重复描述，二者的主要区别在于，所述端口在配置的访问权限内通过访问控制单元对SSRAM进行写入访问时，通过增加的FIFO缓存，在避免了外界访问设备通过多端口对SSRAM访问冲突问题的同时，又解决了访问设备在配置的访问权限内向SSRAM写入数据时的等待问题，提高了SSRAM的访问效率。

实施例七

如图9所示，是本发明实施例七提供的一种使用前述系统的SSRAM访问控制方法的流程图，访问控制单元采用每一定时钟周期只有一个端口有权限通过访问控制单元对SSRAM单元进行访问的分时仲裁方案，对每个与其相连接的端口配置在一个时钟段内可以对SSRAM进行访问的访问许可权限顺序，同时配置各端口在有权限通过访问控制单元对SSRAM进行访问时，在一个时钟段内所占用的时钟周期比例，包括以下步骤：

步骤90、所述与外界访问设备相连接的端口向访问控制单元发送对SSRAM的访问请求；

步骤91、访问控制单元接收到所述端口的访问请求后，检测该端口请求是否符合配置的访问权限，符合时，向该端口发出访问允许；

步骤92、所述端口接收到访问许可后，在访问权限内通过访问控制单元对SSRAM进行读取数据访问时，具体为：

访问控制单元通过与其连接的配置寄存器，预先设置与外界访问设备相连接的每个端口的读取请求时刻，同时在前一个时钟周期内，将此端口有权限对SSRAM进行访问的时刻设置为该端口有所述读取请求的预读取时刻；

所述位于该端口与访问控制单元之间的FIFO缓存，接收在预读取时刻从SSRAM提前读出的数据，所述数据为该端口在读取请求时刻需读取的数据，所述端口再将需要读取的数据从FIFO缓存读出。

实施例七和实施例五的相似之处就不再重复描述，二者的主要区别在于，所述端口在配置的访问权限内通过访问控制单元对SSRAM进行读取访问时，通过与访问控制单元连接的配置寄存器配置的读取请求时刻和预读取时刻，和增加的FIFO缓存对SSRAM进行读取访问。在避免了外界访问设备通过多端口对SSRAM访问冲突问题的同时，又解决了访问设备在配置的访问权限内从SSRAM读取数据时的等待问题，提高了SSRAM的访问效率。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种SSRAM访问控制系统，包括FPGA和SSRAM，其特征在于，所述系统包括多个端口，所述FPGA上还设置有访问控制单元；其中：

所述多个端口中的每个端口的一端通过访问控制单元与SSRAM的端口相连接，另一端分别与外界的访问设备相连接；

所述访问控制单元用于：采用每一定时钟周期只有一个端口有权限通过访问控制单元对SSRAM进行访问的分时仲裁方案，对每个与其相连接的端口配置访问权限，其中，所述访问控制单元包括：顺序配置单元，用于：为每个与其相连的端口配置在一个时钟段内可以对SSRAM进行访问的许可权限顺序；时钟周期比例配置单元，用于：配置每个端口在有权限通过访问控制单元对SSRAM进行访问时，在一个时钟段内所占用的时钟周期比例。

2.根据权利要求1所述的SSRAM访问控制系统，其特征在于，所述多个端口的访问速度之和小于或等于SSRAM端口的访问速度。

3.根据权利要求1所述的SSRAM访问控制系统，其特征在于，所述的访问控制单元与其相连接的每个端口之间还包括一个FIFO缓存，所述FIFO缓存用于：

接收与外界访问设备相连接的端口需要写入的数据，在该端口有权限对SSRAM访问时，再将FIFO缓存接收的数据写入SSRAM。

4.根据权利要求3所述的SSRAM访问控制系统，其特征在于，所述的访问控制单元还连接有一个配置寄存器，所述配置寄存器预先配置与外界访问设备相连接的每个端口的读取请求时刻；同时，在配置的读取请求时刻前一个时钟周期内，将每个端口有权限对SSRAM进行访问的时刻设置为该端口有所述读取请求的预读取时刻；

所述FIFO缓存还用于：

接收在预读取时刻从SSRAM提前读出的数据，所述数据为该端口在读取请求时刻需读取的数据，所述端口再将需要读取的数据从FIFO缓存读出。

5.一种使用权利要求1至4任一项系统的SSRAM访问控制方法，其特征在于，访问控制单元采用每一个时钟周期只有一个端口有权限通过访问控制单元对SSRAM单元进行访问的分时仲裁方案，对每个与其相连接的端口配置访问权限，包括以下步骤：

a、所述与外界访问设备相连接的端口向访问控制单元发送对SSRAM的访问请求；

b、访问控制单元接收到所述端口的访问请求后，检测该端口请求是否符合配置的访问权限，符合时，向该端口发出访问允许；

c、所述端口接收到访问许可后，在访问权限内通过访问控制单元对SSRAM进行访问；

其中，所述访问控制单元为每个与其相连的端口配置访问权限具体为：访问控制单元配置各端口在一个时钟段内可以对SSRAM进行访问的访问许可权限顺序，同时配置各端口在有权限通过访问控制单元对SSRAM进行访问时，在一个时钟段内所占用的时钟周期比例。

6.根据权利要求5所述的SSRAM访问控制方法，其特征在于，所述各端口访问速度之和小于或等于SSRAM端口的访问速度。

7.根据权利要求5所述的一种SSRAM访问控制方法，其特征在于，所述步骤c中，所述端口通过访问控制单元对SSRAM进行写入数据访问时，具体为：

位于该端口与访问控制单元之间的FIFO缓存，接收与外界访问设备相连接的端口需要写入的数据，在该端口有权限对SSRAM访问时，再将FIFO缓存接收的数据写入SSRAM。

8.根据权利要求5所述的一种SSRAM访问控制方法，其特征在于，所述步骤c中，所述端口通过访问控制单元对SSRAM进行读出数据访问时，具体为：

访问控制单元通过与其连接的配置寄存器，预先设置与外界访问设备相连接的每个端口的读取请求时刻，同时在前一个时钟周期内，将此端口有权限对SSRAM进行访问的时刻设置为该端口有所述读取请求的预读取时刻；

所述位于该端口与访问控制单元之间的FIFO缓存，接收在预读取时刻从SSRAM提前读出的数据，所述数据为该端口在读取请求时刻需读取的数据，所述端口再将需要读取的数据从FIFO缓存读出。

Images