JP5643896B2 - デイジーチェーン接続されたデバイスのための高速インターフェイス - Google Patents
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Description
本出願は、その全体が参照により本明細書に組み込まれる、2010年5月31日に出願された同時係属の米国仮特許出願第61/349943号および2011年1月24日に出願された米国特許出願第13/012754号の優先権を主張する実用特許出願である。
Claims (16)
- 直列に接続されている複数のメモリデバイスの1つに書き込みコマンドを動作させる方法であって、
前記メモリデバイスの第1のポートと関連する第1のID番号および前記メモリデバイスの第2のポートと関連する第2のID番号を、各前記メモリデバイスに記憶するステップと、
1つの前記メモリデバイスにより、前記第1のポートおよび前記第2のポートの少なくとも1つを介して、第1のコマンドID番号を有し、書き込みデータを伴う、書き込みコマンドを受け取るステップと、
前記書き込みコマンドが前記第1のポートで受け取られ、前記第1のコマンドID番号が前記第1のID番号と等しいときに、前記書き込みデータを前記1つのメモリデバイスのメモリアレイに書き込むステップと、
前記書き込みコマンドが前記第1のポートで受け取られ、前記第1のコマンドID番号が前記第1のID番号と等しくないときに、前記書き込みコマンドを実行せずに前記1つのメモリデバイスから前記第2のポートを介して送るステップと、
前記書き込みコマンドが前記第2のポートで受け取られ、前記第1のコマンドID番号が前記第2のID番号と等しいときに、前記書き込みデータを前記1つのメモリデバイスの前記メモリアレイに書き込むステップと、
前記書き込みコマンドが前記第2のポートで受け取られ、前記第1のコマンドID番号が前記第2のID番号と等しくないときに、前記書き込みコマンドを実行せずに前記1つのメモリデバイスから前記第1のポートを介して送るステップと、
を含む、方法。 - 前記書き込みデータを前記1つのメモリデバイスの前記メモリアレイに書き込む前記ステップは、
前記1つのメモリデバイスのバッファへ前記書き込みデータを書き込むステップと、
前記バッファから前記メモリアレイへ前記書き込みデータを書き込むステップと、
を含む、請求項1に記載の方法。 - 前記書き込みデータを前記1つのメモリデバイスの前記メモリアレイに書き込む前記ステップは、
前記メモリデバイスの前記第1のポートで前記書き込みデータの第1の部分を受け取るステップと、
前記メモリアレイの第1の部分へ、前記書き込みデータの前記第1の部分を書き込むステップと、
前記メモリデバイスの前記第2のポートで前記書き込みデータの第2の部分を受け取るステップと、
前記メモリアレイの第2の部分へ、前記書き込みデータの前記第2の部分を書き込むステップと、
を含む、請求項1に記載の方法。 - 前記1つのメモリデバイスにより、前記第1のポート及び前記第2のポートの他方のポートを介して、第2のコマンドID番号を有する読み取りコマンドを受け取るステップと、
前記第2のコマンドID番号が前記第1のID番号と等しく、前記第1のポートで前記読み取りコマンドが受け取られたとき、前記1つのメモリデバイスの前記第1のポートから前記読み取りデータを出力するステップと、
前記第2のコマンドID番号が前記第2のID番号と等しく、前記第2のポートで前記読み取りコマンドが受け取られたとき、前記1つのメモリデバイスの前記第2のポートから前記読み取りデータを出力するステップと、
をさらに含む、請求項1に記載の方法。 - 前記読み取りデータを出力する前記ステップは、
前記1つのメモリデバイスのバッファから前記読み取りデータを送るステップを含む、請求項4に記載の方法。 - 前記読み取りデータを出力する前記ステップは、
前記1つのメモリデバイスの前記メモリアレイから前記読み取りデータを送るステップを含む、請求項5に記載の方法。 - 前記読み取りデータを出力する前記ステップは、
前記1つのメモリデバイスの前記メモリアレイから前記読み取りデータを送るステップを含む、請求項4に記載の方法。 - 前記第1のコマンドID番号と前記第2のコマンドID番号のそれぞれが、前記1つのメモリデバイスの前記第1のID番号と前記第2のID番号に相当するとき、前記メモリアレイに前記書き込みデータを書き込み、同時に前記メモリアレイから前記読み取りデータを送るステップと、
をさらに含む、請求項6に記載の方法。 - 前記第1のコマンドID番号と前記第2のコマンドID番号のそれぞれが、前記1つのメモリデバイスの前記第1のID番号と前記第2のID番号に相当するとき、前記メモリアレイに前記書き込みデータを書き込み、同時に前記メモリアレイから前記読み取りデータを送るステップと、
をさらに含む、請求項7に記載の方法。 - 直列に接続されている複数のメモリデバイスの1つに読み取りコマンドを動作させる方法であって、
前記メモリデバイスの第1のポートで受け取られた第1のID番号および前記メモリデバイスの第2のポートと関連する第2のID番号を、各前記メモリデバイスに記憶するステップと、
1つの前記メモリデバイスにより、前記第1のポートおよび前記第2のポートの少なくとも1つを介して、第1のコマンドID番号を有する読み取りコマンドを受け取るステップと、
前記読み取りコマンドが前記第1のポートで受け取られ、前記第1のコマンドID番号が前記第1のID番号と等しいときに、読み取りデータを前記1つのメモリデバイスから出力するステップと、
前記読み取りコマンドが前記第1のポートで受け取られ、前記第1のコマンドID番号が前記第1のID番号と等しくないときに、前記読み取りコマンドを実行せずに前記1つのメモリデバイスから前記第2のポートを介して送るステップと、
前記読み取りコマンドが前記第2のポートで受け取られ、前記第1のコマンドID番号が前記第2のID番号と等しいときに、前記読み取りデータを前記1つのメモリデバイスから出力するステップと、
前記読み取りコマンドが前記第2のポートで受け取られ、前記第1のコマンドID番号が前記第2のID番号と等しくないときに、前記読み取りコマンドを実行せずに前記1つのメモリデバイスから前記第1のポートを介して送るステップと、
を含む方法。 - 前記読み取りデータを出力するステップは、
前記1つのメモリデバイスのバッファから前記読み取りデータを読み取るステップと、
前記1つのメモリデバイスから前記読み取りデータを出力するステップと、
を含む、請求項10に記載の方法。 - 前記1つのメモリデバイスのバッファから前記読み取りデータを読み取るステップは、前記1つのメモリデバイスのメモリアレイから前記バッファへ前記読み取りデータを送るステップを含む、
請求項11に記載の方法。 - 前記1つのメモリデバイスから前記読み取りデータを出力するステップは、
前記1つのメモリデバイスから前記第1のポートを介して、前記読み取りデータの第1の部分を出力するステップと、
前記1つのメモリデバイスから前記第2のポートを介して、前記読み取りデータの第2の部分を出力するステップと、
を含む、請求項10に記載の方法。 - 前記1つのメモリデバイスから前記読み取りデータを出力するステップは、
前記第1の部分と前記第2の部分の1つを、前記第1のID番号と前記第2のID番号との差と等しいクロックサイクルの数だけ遅延させるステップを含む、請求項13に記載の方法。 - 前記1つのメモリデバイスにより、前記第1のポート及び前記第2のポートの他方のポートを介して、第2のコマンドID番号を有し、書き込みデータを伴う、書き込みコマンドを受け取るステップと、
前記第2のコマンドID番号が前記第1のID番号と等しく、前記第1のポートで前記書き込みコマンドが受け取られたとき、前記1つのメモリデバイスのメモリアレイへ前記書き込みデータを書き込むステップと、
前記第2のコマンドID番号が前記第2のID番号と等しく、前記第2のポートで前記書き込みコマンドが受け取られたとき、前記1つのメモリデバイスの前記メモリアレイへ前記書き込みデータを書き込むステップと、
をさらに含む、請求項10に記載の方法。 - 前記1つのメモリデバイスにより、前記第1のポート及び前記第2のポートの他方のポートを介して、第2のコマンドID番号を有し、書き込みデータを伴う、書き込みコマンドを受け取るステップと、
前記第2のコマンドID番号が前記第1のID番号と等しく、前記第1のポートで前記書き込みコマンドが受け取られたとき、前記1つのメモリデバイスのメモリアレイへ前記書き込みデータを書き込むステップと、
前記第2のコマンドID番号が前記第2のID番号と等しく、前記第2のポートで前記書き込みコマンドが受け取られたとき、前記1つのメモリデバイスの前記メモリアレイへ前記書き込みデータを書き込むステップと、をさらに含み、
前記第1のコマンドID番号と前記第2のコマンドID番号の両方が、前記1つのメモリデバイスの前記第1のID番号と前記第2のID番号の1つにそれぞれ相当するとき、前記メモリアレイに前記書き込みデータを書き込むステップと、前記メモリアレイから前記読み取りデータを送るステップとが、同時に行われる、
請求項12に記載の方法。
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US20060041715A1 (en) * | 2004-05-28 | 2006-02-23 | Chrysos George Z | Multiprocessor chip having bidirectional ring interconnect |
US7254663B2 (en) | 2004-07-22 | 2007-08-07 | International Business Machines Corporation | Multi-node architecture with daisy chain communication link configurable to operate in unidirectional and bidirectional modes |
US8375146B2 (en) * | 2004-08-09 | 2013-02-12 | SanDisk Technologies, Inc. | Ring bus structure and its use in flash memory systems |
JP2006065697A (ja) * | 2004-08-27 | 2006-03-09 | Hitachi Ltd | 記憶デバイス制御装置 |
US7334070B2 (en) | 2004-10-29 | 2008-02-19 | International Business Machines Corporation | Multi-channel memory architecture for daisy chained arrangements of nodes with bridging between memory channels |
KR100666225B1 (ko) | 2005-02-17 | 2007-01-09 | 삼성전자주식회사 | 데이지 체인을 형성하는 멀티 디바이스 시스템 및 이의 구동방법 |
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US20070076502A1 (en) * | 2005-09-30 | 2007-04-05 | Pyeon Hong B | Daisy chain cascading devices |
US20070165457A1 (en) * | 2005-09-30 | 2007-07-19 | Jin-Ki Kim | Nonvolatile memory system |
US7620763B2 (en) * | 2006-07-26 | 2009-11-17 | International Business Machines Corporation | Memory chip having an apportionable data bus |
US7577811B2 (en) * | 2006-07-26 | 2009-08-18 | International Business Machines Corporation | Memory controller for daisy chained self timed memory chips |
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US7673093B2 (en) | 2006-07-26 | 2010-03-02 | International Business Machines Corporation | Computer system having daisy chained memory chips |
US7545664B2 (en) | 2006-07-26 | 2009-06-09 | International Business Machines Corporation | Memory system having self timed daisy chained memory chips |
US7966469B2 (en) * | 2006-08-14 | 2011-06-21 | Qimonda Ag | Memory system and method for operating a memory system |
US7925854B2 (en) * | 2006-12-06 | 2011-04-12 | Mosaid Technologies Incorporated | System and method of operating memory devices of mixed type |
JP5683813B2 (ja) * | 2006-12-06 | 2015-03-11 | コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドConversant Intellectual Property Management Inc. | 混合されたタイプのメモリデバイスを動作させるシステムおよび方法 |
WO2008067650A1 (en) * | 2006-12-06 | 2008-06-12 | Mosaid Technologies Incorporated | Apparatus and method for producing device identifiers for serially interconnected devices of mixed type |
US7650459B2 (en) | 2006-12-21 | 2010-01-19 | Intel Corporation | High speed interface for non-volatile memory |
JP5385156B2 (ja) * | 2007-02-16 | 2014-01-08 | モサイド・テクノロジーズ・インコーポレーテッド | 半導体デバイスおよび複数の相互接続デバイスを有するシステムの電力消費を低減するための方法 |
US8046527B2 (en) * | 2007-02-22 | 2011-10-25 | Mosaid Technologies Incorporated | Apparatus and method for using a page buffer of a memory device as a temporary cache |
JP5401444B2 (ja) * | 2007-03-30 | 2014-01-29 | ラムバス・インコーポレーテッド | 異なる種類の集積回路メモリ素子を有する階層メモリモジュールを含むシステム |
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US20090063786A1 (en) * | 2007-08-29 | 2009-03-05 | Hakjune Oh | Daisy-chain memory configuration and usage |
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