TWI564724B - 記憶體系統和方法 - Google Patents

Description

記憶體系統和方法

本揭示內容一般係與記憶體系統的領域有關。

相關申請案之交互參照

本申請案係在2008年9月26日所提申之美國專利申請案第12/239,532號的連續申請案，其整體以引用方式內入本文中。

一記憶體系統係包含一記憶體控制器，該記憶體控制器係經由一位址/命令匯流排和一資料匯流排而被連接至一個或更多記憶體構件。該記憶體控制器係經過該位址/命令匯流排發送命令以控制哪個記憶體構件要寫入及/或讀取自一記憶體空間，該記憶體空間係由該等記憶體構件上所儲存之資料予以呈現。待寫入該等記憶體構件中一記憶體構件之資料係從該記憶體控制器經由該資料匯流排而被轉移至該等記憶體構件中一對應記憶體構件，同時待讀取之記憶係從該等記憶體構件中一對應記憶體構件經由該資料匯流排而被轉移至該記憶體控制器。

一些現存的記憶體架構係使用從該記憶體控制器到該等記憶體構件的多點(multi-drop)連接。一對點連接係包含從該記憶體構件分支到該等記憶體構件之一蹤跡。此蹤跡之分支係建立訊號反射，而阻撓高頻操作且據此限制在該記憶體控制器和該等記憶體構件之間的處理量。

現存記憶體架構之一個議題係與容量有關。一記憶體系統之儲存容量係受限於包含該系統之文字長度的許多因素。一文字典型係等同於從該記憶體控制器擴展之資料匯流排的位元寬度。

儘管擴展的文字長度能導致一較大容量(例如：一64位元系統相較一32位元系統來說通常能具有較大的記憶體容量)，然而仍有許多權衡事項。隨著文字寬度的增加，路由繞送擴寬的資料匯流排係逐漸變為困難。複雜的資料匯流排路由繞送係能造成資料失準，其中在該資料匯流排之各個鏈路上的位元係以不同時間抵達一構件處。此資料失準係進一步阻撓高頻操作，其再次係影響在該記憶體控制器和該等記憶體構件之間的處理量。用於增加文字寬度之另一權衡事項係增加的針腳計數，其顯著地對製造記憶體控制器和記憶體構件增加成本。

全緩衝雙直插式記憶體模組(FB-DIMM)係部分解決上述的一些限制。從該記憶體控制器到一先進記憶體緩衝器(AMB)之點對點連接係取代前述多點連接。從該記憶體控制器到該先進記憶體緩衝器的串列介面係降低該記憶體控制器上的針腳計數，且簡化一些匯流排路由繞送。各個記憶體構件係對整個文字長度貢獻其一部分。

然而，該全緩衝雙直插式記憶體模組系統係引起自身的問題。例如：該記憶體控制器係無法直接寫入該等記憶體構件，而且首先必須先寫入該先進記憶緩衝器。再者，因為由該先進記憶緩衝器進行緩衝的處理(隨後的後續分析及依據一佇列重新發送)引入等待時間(latency)，所以該先進記憶緩衝器係妨礙高速操作。

對於一些現存記憶體系統之又另一議題在於該記憶體控制器必須具有與各個記憶體構件之資料長度匹配的一資料長度。例如：一個144位元記憶體控制器係相容於一個144位元記憶體，此意謂該記憶體控制器之資料針腳計數匹配於各個記憶體構件之資料針腳計數。如此，元件製造商係必須取得對該記憶體控制器有所匹配的記憶體構件，且該記憶體控制器上之一高針腳計數係意謂各個記憶體構件具有一高針腳計數。

在一實施例中，一設備係包含一記憶體控制器，該記憶體控制器係經組態以控制第一記憶體構件和第二記憶體構件。經組態以在該記憶體控制器和該等記憶體構件之間傳遞資料的一點對點資料匯流排係可包含從各個記憶體構件到該記憶體控制器之一直接連接。該點對點資料匯流排係能為一串列匯流排。在一實施例中，經組態以在該記憶體控制器和該等記憶體構件之間傳遞命令的一菊鏈位址匯流排係可包含從該第一記憶體構件到該記憶體控制器之一直接連接，以及從該第一記憶體構件到到該第二記憶體構件之一菊鏈連接。

在另一實施例中，一設備係包含一記憶體控制器，該記憶體控制器係經組態以控制經過一菊鏈匯流排所連接之複數個菊鏈記憶體構件。該菊鏈匯流排係包含從該記憶體控制器之一傳送介面到一初始記憶體構件之一接收介面的一直接連接，以及從該初始記憶體構件之一傳送介面到下一個記憶體構件之一接收介面的一菊鏈連接。一匯流排係從最後一個記憶體構件之一傳送介面直接擴展到該記憶體控制器之一接收介面。

本申請案之數個實例係將參考後附圖式進行敘述。本發明之各種其它實例係亦可行且實用的。此申請案係可以許多不同形式來舉出實例，且不應該被視為本文中所提及實例的限制。

圖1係例示依據一實施例具有記憶體構件經菊鏈連接至一低等待時間位址匯流排的一點對點記憶體架構。

該系統100係包含一記憶體控制器20，其係具有到複數個記憶體構件21A和21B(可作為儲存之任何類型的離散積體電路)之點對點連接。針對位址/命令匯流排14A-B，該等記憶體構件21A和21B係被菊鏈連接至該記憶體控制器20，意謂僅有第一記憶體構件21A可被直接連接至該記憶體控制器20之一命令介面。然而針對資料匯流排13A-B和15A-B，該等記憶體構件21A和21B各者係經直接連接，意謂該等記憶體構件21A和21B皆可被直接連接至該記憶體控制器20之一資料介面。

該第一記憶體構件21A係包含一電路系統11，經組態以立即將經由該位址匯流排14A所接收的所有命令行波傳送(ripple through)。該電路系統11係可為位址/命令接收器17A和位址命令傳送器19A之間的一內部連接。因為該些命令能被立即行波傳送(例如：沒有佇列和緩衝的需求)，所以該記憶體構件21B係能以增加的最小等待時間來接收經由匯流排14B重新傳送的命令。應該顯明的是：該電路系統11係未負擔有複雜分析以決定哪些命令將要被行波傳送。

在該系統100中，該等記憶體構件21A和21B上之資料介面之寬度係該記憶體控制器之資料介面之一寬度的一小部分。例如：該等點對點資料匯流排13A和15A係能連接至該記憶體控制器上一資料介面上的一初始部分，而其餘的一記憶體構件21B則經由該等資料匯流排13B和15B以連接至該資料介面上的其餘部分。據此，該等記憶體構件21A和21B係可具有該記憶體控制器20之針腳計數的一小部分。同樣，擴展至和自各個記憶體構件21A和21B之資料匯流排的寬度係可為計算機系統之寬度的一小部分。

應該要理解：不同於習用系統，該系統100係提供有靈活性，使得該等記憶體構件21A和21B之寬度可以不同於該記憶體控制器20之寬度。此性質係允許控制器20經過程式規劃以與複數個記憶體寬度/深度組合互相操作。一實例係將顯示於圖2中以例示該電路系統10如何能被用來擴展一記憶體系統的深度。一實例係將顯示於圖4中以例示該電路系統10如何能被用來擴展一記憶體系統的寬度。

仍然參考圖1，該等匯流排13A、13B、15A和15B在本系統100中係為串列匯流排。然而應該顯明的是：將上文所述原理應用在含有並行資料匯流排之系統係同樣可行且實用的。

同樣應該要理解：該等記憶體構件21A和21B在架構上係能等同。應該顯明的是：前述係提供組態上的便利性和製造上的平易性。

該系統100係特別適用於其中使用到相當大之文字長度(例如：144位元)的連網環境。在此一環境中，對減少經路由繞送至各個記憶體構件之鏈路數量係特別有用。應該顯明的是：藉由與一些習用系統作比較，本系統100係使用經路由繞送至各個記憶體構件之鏈路數量的第1/N個，其中N係等於所使用記憶體構件之數量。儘管本文中所述原理可適用於該連網環境或使用相當高位元寬度之其它環境中，然而將本文中所述原理應用在例如32位元記憶體系統之任何記憶體系統係同樣可行且實用的。

在該連網環境中，待存取之記憶體構件典型係靜態隨機存取記憶體(SRAM)。然而，將本文中所述原理應用在包含但不限於動態隨機存取記憶體(DRAM)、快閃記憶體等之任何類型記憶體係同樣可行且實用的。

圖2係例示使用圖1之點對點記憶體架構的記憶體深度擴展圖。

示範性系統200係藉由以一8位元記憶體控制器40操作兩個40位元記憶體構件30A和30B來擴展記憶體深度。經由背景技術，記憶體深度係指稱針對各個位元寬度可取用之位元數量。該系統200係藉由使用兩個(而非一個)記憶體構件來存取一文字以有效地倍增記憶體深度。下述段落係提供該系統200中一寫入操作的一實例。

為使一文字被寫入一記憶體，該記憶體控制器400係經過該介面23將該文字發送出去。該文字中首先40個位元係經過該匯流排13A發送，匯流排13A在本實例中係具有5條串列鏈路之一串列匯流排。該文字中其次40個位元係經過相同介面23之一不同部分且經過其它匯流排13B發送。該文字之兩個半係分別被接收在介面33A和33B處。

該控制器40係亦經過該位址匯流排14A發送單一寫入命令。該單一寫入命令係提供記憶體空間位址以將該文字寫入。因為此位址空間經過兩個記憶體構件作擴展，所以該寫入命令中所含有的位址係對應兩個記憶體中的位置。

該記憶體構件30A係經過該接收器17A接收該寫入命令。該記憶體構件30A係在該寫入命令對應其上一位置時起作用，藉此將該文字的前半位元寫入此本地位置。

該電路系統11係亦將該寫入命令行波傳送至該接收器19A，以用於經過該匯流排14重新傳送。與其花費等待時間來決定該寫入命令的哪個部分對應該構件30B，該電路系統30A反而係經由該接收器19A重新傳送整個寫入命令。此操作係類似被用來對一無線收發器之傳送器和接收器進行自我測試的一回送技術。

該構件30B係依據來自該匯流排14B之寫入命令寫入該文字(經過輸入介面33B所接收)的後半位元。針對製造和相互操作的便利性，該記憶體構件30B也含有該電路系統11係亦可行，儘管在具有兩個構件之本實例中沒有匯流排被連接至該接收器19B。

一讀取命令係以一類似方式來操作。在經過該等匯流排14A和14B接收該讀取命令之後，該等記憶體構件30A和30B係經過該等介面33A和33B輸出要求的文字。

與該等資料匯流排13A-B和該等位址匯流排15A-B相關聯之傳輸等待時間係能有所不同，特別是因為藉由行波傳送該等命令所加入的等待時間。就前述或其它理由來說，一補償技術係能被用來避免該命令和該資料的失準。例如：該記憶體構件30A係能經組態以在經過該匯流排13A所接收之資料上強加一延遲(delay)，以使此資料與經過該接收器17A所接收的命令對齊。該記憶體構件30B係能經組態以在經過該匯流排13B所接收之資料上強加一較長延遲，以使此資料與經過該接收器14B所接收的命令對齊，其中此命令的接收在時間上將比由該記憶體構件30A所接收的命令還晚。此延遲係能使用暫存器、先進先出(FIFO)緩衝器、或用於強加一延遲之任何其它已知機制來實施。該延遲係能取決於該等記憶體構件沿著該菊鏈的位置而可程式規劃在各個記憶體構件上。

能被使用之另外類型的強加延遲係藉由該記憶體控制器40的一延遲，以確保經過該等匯流排15A-B所接收的資料能關聯於經過該位址匯流排14A所發送的命令。當該等記憶體構件之延遲在該記憶體控制器40傳送該命令和收回該資料之間的不同時間上有所影響時，由該記憶體控制器40所施加的延遲係對應該等記憶體構件所施加的延遲。

應該顯明的是：此深度擴展即使在該等記憶體構件與該記憶體控制器具有相同寬度時仍可被實行。例如：假如該等記憶體構件30A和30B被製作為具80位元的構件，則該等介面33A和33B中有一半係能被斷電。

應該顯明的是：該電路系統10係允許該記憶體控制器40針對上述深度擴展而經過程式規劃。據此，此控制器40係能介接於例如有80位元寬的一記憶體構件、有40位元寬的2個記憶體構件、有20位元寬的4個記憶體構件等。應該要理解：該電路系統10係亦能被用來程式規劃該等記憶體構件以使用降低數量的輸入和輸出，因而藉由兩同比例來增加該記憶體深度，例如：40位元的深度將為2X 8位元的深度，而20位元的深度將為4X 8位元的深度。取決於此組態，該系統200係將具有不同的記憶體深度。

應該顯明的是：該系統200係能藉由針對上述功能性進行組態之軟體來更新現存記憶體控制器而實施。該軟體係可造成一等待時間差異。否則，現存控制器係不會制定用以接收來自兩個或更多構件之文字的任何硬體改變。

圖3係例示用於使用圖1之初始記憶體構件的一過程。

在方塊301中，該記憶體構件係經過位址接收介面接收一命令。在方塊302中，該記憶體構件係將該命令回送至一位址傳送介面。

在方塊303中，該記憶體構件係能將一可程式規劃延遲強加至經過該資料介面所接收的資料。此可程式規劃延遲係將接收的資料與經過該位址接收介面所接收的命令對齊，此延遲之持續時間係取決於該記憶體構件沿著該菊鏈的位置。在方塊303中，假如該命令對應一本地位址位置，則該記憶體構件係依據該命令存取一記憶體位置。

取決於該系統內建的容忍度且取決於諸如該等資料匯流排到不同記憶體構件之不同長度、操作頻率、和沿著該位址匯流排經串聯連接之記憶體構件總數量的其它因素，方塊303可以不需要。例如：一些系統係忍受高達10倍該循環時間的失準，例如：具有一操作頻率10 GHz之一系統中的10奈秒。

程式規劃數額係能依據針對各個記憶體構件傳播經接收命令時所量測等待時間的經驗分析來設定。據此，將從該初始記憶體構件向外的次數計數，各個記憶體構件係經程式規劃以逐步強加一較大的可程式規劃延遲，而此串列中的最終記憶體構件被程式規劃以強加最大延遲。

該可程式規劃延遲係亦能藉由各個記憶體構件依據輸入來計算。例如：基於用以指出沿著該位址匯流排經過串聯連接之記憶體構件數量的一輸入和該記憶體構件在該串列中之位置的一指示，該記憶體構件係能決定待強加的一時間延遲。

圖4係例示使用圖1之點對點記憶體架構的記憶體寬度擴展圖。

示範性系統300係被用來例示使用記憶體控制器50上之電路系統10進行的寬度擴展或寬度調整。在本實例中，該記憶體控制器50係一個160位元記憶體控制器，而能以複數個位元寬度模式進行操作，其中包含如實線所指出之具80位元的一第一模式，以及如虛線所指出之具160位元的一第二模式。

在該第一模式中，該系統300係操作為具有80位元寬的一系統。因為控制器50以40位元記憶體41A-B操作，所以該介面43之某些匯流排(45C-D)和介面部分係能針對節電而被解能，如「x」標記所指示。應該顯明的是：一些資料匯流排連接和部分記憶體控制器50在該第一模式中業已為方便說明而顯示。

在該第二模式中，該系統300係能操作為使用相似硬體之具有160位元寬的一系統。具體來說，藉由使用兩個額外記憶體(41C-D)且藉由對該記憶體控制器之整個資料介面43和所有資料匯流排45A-D供電，該寬度係可被調整至160位元。應該顯明的是：一些資料匯流排連接和部分記憶體控制器50在該第二模式中業已為方便說明而顯示。

據此，應該顯明的是：該電路系統10係寬度調整的能力。取決於使用者偏好和應用需求，任一模式係能使用該電路系統10作選擇而允許將相同硬體使用在不同位元寬的系統。應該要理解：對於該電路系統10所能提供之模式數量沒有限制，例如：該電路系統10係能A針對40位元的一第三模式而以利用的記憶體構件41來組態該系統300。

圖5係例示具有記憶體構件從一記憶體控制器之傳送介面進行菊鏈連接的一系統圖。

該系統500係包含一記憶體控制器505，其係具有從串列記憶體介面512之傳送部分到一記憶體構件51A的一連接515A/517A，該記憶體構件51A係能為用於儲存之任何類型的離散積體電路。針對該串列記憶體介面512之傳送部分，該等記憶體構件51A-51N係被菊鏈連接至該記憶體控制器505，意謂僅有第一個記憶體構件51A可被直接連接至該記憶體控制器505之介面512的一傳送部分。然而，針對該串列記憶體介面512之接收部分，此部分係具有直接到該菊鏈中最後一個記憶體構件51N之一傳送介面的一點對點連接。

該記憶體構件51A係使其資料介面之傳送部分被連接至該記憶體構件51B之資料介面的接收部分。該記憶體構件51B係使其資料介面之傳送部分被連接至該記憶體構件51B之資料介面的接收部分。該記憶體構件51A係使其資料介面之傳送部分被連接至下一個記憶體構件之資料介面的接收部分。最後一個記憶體構件51N係使其資料介面之接收部分被連接至前一個記憶體構件。最後一個記憶體構件51N之傳送部分係被連接至該記憶體控制器505之介面512的接收部分。該等記憶體構件51A-N上之資料介面的寬度係符合該記憶體控制器之介面512的資料部分的一寬度。

該等記憶體構件51A-N係包含電路系統511，經組態以立即將經過該位址匯流排517A所接收的命令行波傳送。該電路系統511係可為該記憶體構件的位址/命令接收器和該記憶體構件的位址命令傳送器之間的一內部連接。因為該些命令能被立即行波傳送(例如：沒有佇列和緩衝的需求)，所以該記憶體構件51B係能以增加的最小等待時間來接收經由匯流排517B重新傳送的命令。

各個記憶體構件51A-N係具有由例如一接合選用、位元設定、或用於組態該等記憶體構件51A-N之其它機制所制定的組態。此組態機制係被用來將一記憶體空間之個別部分分配到各個記憶體構件51A-N。例如：該記憶體構件51A係以一記憶體空間之一初始部分進行組態，該記憶體構件51B係以該記憶體空間之下一個部分進行組態，且該記憶體構件51N係以該記憶體空間之最後一個部分進行組態。該記憶體空間因而係經由超過一個記憶體構件來擴展。

第一記憶體構件51A係將經過連接517A所接收之一命令的一位址與一指定位址範圍作比較。假如有匹配，則該第一記憶體構件51A係依據接收的命令實行一內部存取，且經過連接517B發出一NOP指令。該NOP指令係響應該命令而阻隔其它記憶體構件51B-N在該菊鏈更下方的操作。假如不匹配，則該電路系統511係將接收的命令經過該連接517B傳遞至下一個記憶體構件51B。此過程係持續通過該菊鏈(一NOP最終經過連接525發送)。

當接收的命令是對該記憶體構件51A之一記憶範圍中一位址的一讀取時，該記憶體構件51A係查找該資料且經過連接515B予以發送，該資料經由連接515B-N和527被傳遞通過其它記憶體構件515B-N。當接收的命令是對該記憶體構件51A之一記憶範圍中一位址的一寫入時，該記憶體構件51A係經過連接515接收待寫入的資料。該寫入之一確認最終係經過連接515B-N和527發送。

應該要理解：該系統500係對記憶體深度提供靈活性。亦即，該記憶體控制器505係具有一相同介面512，而不論經菊鏈連接至該記憶體控制器505之介面512的傳送部分之記憶體構件51A-N的數量。當一深度藉由變化記憶體構件之數量而被擴展/降低時，該記憶體深度(例如：該介面512之寬度)係能予以維持。

同樣應該要理解：該等記憶體構件51A-N架構上彼此係能等同。應該顯明的是：前述係提供組態上的便利性和製造上的平易性。應該顯明的是：先前所討論之組態係能在一製造過程之後才被實施。

該系統500之上述組態在與其它系統相比較時係具有匯流排路由繞送的優勢。隨著該系統500中之記憶體構件數量的增加，則很少的對應蹤跡會被加入。例如應該顯明的是：各個額外記憶體構件係僅需要一條額外資料匯流排，而非其它設計中的兩條額外資料匯流排(由於單一記憶體控制器之接收資匯流排527)。

應該要理解：針對圖5所述之原理係能與針對圖4所述之原理相組合。在此一組合系統中，該等記憶體41A-41D(圖4)各者係包含至少一個予以附接的其它記憶體構件。該等記憶體41A-41D各者係經過一資料匯流排以將命令行波傳送至附接的記憶體構件。附接的記憶體構件之傳送介面係被附接至該記憶體控制器50之接收介面。所生成系統係具有寬度和深度兩者的擴展。在針對圖6持續討論本系統500之後，前述稍後係將針對圖7作更詳細的討論。

圖6係例示針對圖5中所示系統的記憶體構件51A和51B的一時序圖。

於一時間t1處，該記憶體構件51A係經過到該記憶體控制器之一位址匯流排接收到其指定位址範圍的一寫入W1。該記憶體構件51A係亦經過一資料匯流排中到該記憶體控制器之相應通道來接收資料Din1和crcW1。該crcW1係與位址W1和資料Din1相關聯。

於一時間t5處(造成與處理該寫入相關連之記憶等待時間)，該記憶體構件51A係由於該寫入W1在其位址範圍內而經過該位址匯流排傳送NOP。該記憶體構件51A係亦由於在一寫入上無資料輸出而經過該資料匯流排輸出一NOP。一確認係亦能被輸出以作為CRC檢驗。

於一時間t7處，該等NOP和該確認係被接收於該記憶體構件51B處(造成與經過該匯流排進行傳輸相關連之通道等待時間)。於時間t11處，該記憶體構件51B係將該等NOP和該確認傳遞至下一個記憶體構件。

圖6之時序圖係亦顯示對該記憶體構件51A之一讀取、對該記憶體構件51B之一寫入、和對該記憶體構件51B之一讀取的過程。參考對該記憶體構件51B之寫入(W2)，於時間t3處，該記憶體構件51A係接收該W2命令和待寫寫入之資料。於時間t7處，在比較結果指出對該記憶體構件51A之位址範圍沒有符合之後，該記憶體構件51A係將該W2命令和待寫回之資料經過該匯流排傳出，以如所示待由下一個記憶體構件接收且處理。

系統500之一些時序特徵係從圖1之時序圖而顯明。例如：該系統500係將該資料匯流排上的等待時間與該位址匯流排維持相同(資料傳輸和位址傳輸對齊)。

同樣，假設相等數量的讀取和寫入，該資料匯流排之資料通道係具有50%的利用率。例如：在此示範性時序圖中，該記憶體裝置51A之接收介面上的資料通道所具有的4個時槽中有兩個是排空的(50%的利用率)，其中有兩次讀取和兩次寫入。

同樣，該系統500係利用該資料匯流排中之一CRC通道來使用一逐循環CRC方案。例如：該記憶體裝置51A之傳送介面係經過該資料匯流排之一CRC通道以每一次時間t5到t8的方式發送傳輸。如此係與具有一逐資料CRC檢驗之一些其它記憶體系統相反(CRC係經累積/延遲以將CRC傳輸與資料轉移或其他理由對齊)。

圖7係例示利用針對圖4記憶體寬度擴展圖的所述原理結合針對圖5記憶體深度擴展圖的所述原理之一系統。

在該系統700中，記憶體控制器705係具有寬度擴展，亦即一具20位元之傳輸介面係被耦接至具10位元的記憶體A1和A2。在其它系統中，可類似圖4之敘述而存有額外記憶體A3-AN。該等記憶體A1和A2各者係如圖隨附所示分別經過耦接以供深度擴展之至少一個記憶體N1和N2。

類似圖4，記憶體A1係如所示將接收的命令行波傳送至記憶體A2。等待時間在該系統700中經組態，使得與將一命令從記憶體A1傳遞至記憶體A2相關聯之等待時間對應記憶體A1處理資料且予以傳送離開其TX介面之等待時間。如此係允許記憶體N1接收對齊的位址和資料傳輸。位址控制係類似圖4和5所實行，亦即藉由組態該記憶體控制器705且設定該等記憶體A1、A2、N1和N2之位址範圍。

數個實例業已參照後附圖式作出上述敘述。本發明之種其它實例係亦可行且實用的。該系統係可以許多不同形式來舉出實例，且不應被視為本文中所提及實例的限制。

上文所列舉圖式係例示本申請案之多個實例和此等時實例之操作。在該等圖式中，該等方塊之尺寸係無意代表各種實際構件之尺寸。對於出現在多個圖式中的相同元件，相同元件符號係被用來註記圖式中出現的相同元件。

上文所述之系統係能使用用以實行一些或全部指令之專用處理器系統、微控制器、可程式規劃邏輯元件、或微處理器。上文所述之一些操作係可以軟體來實施，而其它操作則可以硬體來實施。

為方便起見，上述操作係被敘述成各種互連功能方塊或相異的軟體模組。然而也有可能下述狀況：該些功能方塊和模組等效地被集合到單一邏輯元件、程式或操作中而不具清楚的界線。在任何事件中，該等功能方塊和軟體模組或可撓性界面之特性係能藉由本身或與其它硬體或軟體中之其它操作的組合來實施。

業已敘述且例示本發明在其實施例中的原理，應該顯明的是：本揭示內容係可在配置和細節上作出修改而不會悖離前述原理。據以主張在後述申請專利範圍之精神和範疇內到來的修改例、等效例和變化例。

10、11．．．電路系統

13A-13B、15A-15B．．．資料匯流排

14A-14B．．．位址/命令匯流排

17A．．．位址/命令接收器

19A-19B．．．位址/命令傳送器

20、40、50．．．記憶體控制器

21A-21B．．．記憶體構件

23、43．．．介面

30A-30B．．．記憶體構件

33A-33B．．．(輸入)介面

41A-41D．．．40位元記憶體

45A-45D．．．資料匯流排

51A-51N．．．記憶體構件

100、200、300、500、700．．．系統

505．．．記憶體控制器

511．．．電路系統

512．．．串列記憶體介面

515A-515N、517A-517N．．．連接/匯流排

525、527．．．連接

705．．．記憶體控制器

A1-A2、N1-N2．．．記憶體

圖1係例示依據一實施例具有記憶體構件經菊鏈連接至一低等待時間位址匯流排的一點對點記憶體架構。

圖2係例示使用圖1之點對點記憶體架構的記憶體深度擴展圖。

圖3係例示用於使用圖1之初始記憶體構件的一過程。

圖4係例示使用圖1之點對點記憶體架構的記憶體寬度擴展圖。

圖5係例示具有記憶體構件從一記憶體控制器之傳送介面進行菊鏈連接的一系統圖。

圖6係例示針對圖5中所示系統的記憶體構件51A和51B的一時序圖。

圖7係例示利用針對圖4記憶體寬度擴展圖的所述原理結合針對圖5記憶體深度擴展圖的所述原理之一系統。

10、11．．．電路系統

13A-13B、15A-15B．．．資料匯流排

14A-14B．．．位址/命令匯流排

17A．．．位址/命令接收器

19A．．．位址/命令傳送器

21A-21B．．．記憶體構件

Claims (20)

1. 一種設備，包括：一記憶體控制器，其係經組態以控制記憶體構件；以及一菊鏈匯流排，其係經組態以將命令和寫入資料從該記憶體控制器傳遞至該等記憶體構件，該菊鏈匯流排係具有從該記憶體控制器到該等記憶體構件之一初始記憶體構件的一直接連接，且具有從該初始記憶體構件到下一個記憶體構件之一菊鏈連接；其中，該等記憶體構件包括第一複數個記憶體構件，其係經組態以基於該記憶體控制器之一模式提供記憶體寬度擴展，並且其中，該等記憶體構件進一步包括第二複數個記憶體構件，其係經組態以基於該記憶體控制器之模式提供記憶體深度擴展。
2. 如申請專利範圍第1項之設備，其中該初始記憶體構件係進一步包括：一接收器，其係被連接至該菊鏈匯流排，該接收器係經組態以經過該菊鏈匯流排之直接連接而直接與該記憶體控制器進行通訊；一傳送器，其係經組態以至少透過該下一個記憶體構件與該記憶體控制器進行通訊；以及電路系統，其係經組態以在內部將該初始記憶體構件的接收器和該初始記憶體構件的傳送器連結，來傳遞經由使用該傳送器之重新傳送所接收的一命令。
3. 如申請專利範圍第2項之設備，其中該電路系統係經組態以將接收的命令和該初始記憶體構件之一位址範圍作比較，且依據此比較來傳遞該接收的命令。
4. 如申請專利範圍第1項之設備，其中該等記憶體構件包括最後一個記憶體構件，該最後一個記憶體構件包括：一接收器，其係被連接至該菊鏈匯流排，該接收器係經組態以至少透過該初始記憶體構件經過該菊鏈匯流排之直接連接而與該記憶體控制器進行通訊；一傳送器，其係經組態以直接與該記憶體控制器進行通訊；以及電路系統，其係經組態以在內部將該初始記憶體構件的接收器和該初始記憶體構件的傳送器連結，經由使用該傳送器之重新傳送以傳遞來自該初始記憶體構件的資料。
5. 如申請專利範圍第1項之設備，其中該記憶體控制器之一資料介面的一作用針腳計數係等於該等記憶體構件中一記憶體構件之一資料介面的一作用針腳計數。
6. 如申請專利範圍第1項之設備，其中該菊鏈匯流排係一串列匯流排。
7. 如申請專利範圍第4項之設備，其中該等記憶體構件係定義一位址空間，且其中該初始記憶體構件係儲存一特定範圍的資料，該特定範圍係不與該最後一個記 憶體構件之一範圍重疊。
8. 如申請專利範圍第7項之設備，進一步在該初始記憶體構件中包括電路系統，該電路系統係經組態以：將一接收的命令中所包含的一位址和該特定範圍作比較；以及依據此比較以經過該菊鏈匯流排將該命令傳遞至下一個記憶體控制器。
9. 如申請專利範圍第7項之設備，其中該菊鏈匯流排係具有被指定為循環冗餘檢驗(CRC)傳輸之至少一條通道，其中各個記憶體構件係以每個處理循環來發送或接收一CRC傳輸。
10. 如申請專利範圍第1項之設備，其中該記憶體控制器係具有從其擴展的至少兩條點對點連接，其中一條點對點連接係從該記憶體控制器之一傳送介面擴展，而另一條點對點連接係從該記憶體控制器之一接收介面擴展，且其中該記憶體控制器係被耦接至超過兩個記憶體構件。
11. 一種第一資料儲存構件，包括：一第一介面，其係經組態以直接連接至一記憶體控制器；一第二介面，其係經組態以直接連接至一第二資料儲存構件，一第三介面，其係經組態以將該第一資料儲存構件直接連接至一第三資料儲存構件，以及 電路系統，其係經組態以將經過該第一介面接收之一命令透過該第二介面行波傳送至該第二資料儲存構件，並且該電路系統係進一步經組態以在該命令包含所指定給該第一資料儲存構件之一範圍外的一位址時，將經過該第一介面所接收之命令傳遞至該第三介面以供重新傳輸至該第三資料儲存構件。
12. 如申請專利範圍第11項之第一資料儲存構件，其中該第二資料儲存構件係被菊鏈連接至該第一資料儲存構件，且透過該第一資料儲存構件接收來自該記憶體控制器的命令。
13. 如申請專利範圍第11項之第一資料儲存構件，其中該第一介面所具有之一寬度係與該記憶體控制器之一傳送部分的一寬度之一部分相同。
14. 如申請專利範圍第11項之第一資料儲存構件，其中經過該第二介面之每一次資料傳輸係與相應的一位址傳輸對齊。
15. 如申請專利範圍第11項之第一資料儲存構件，其中經過該第一介面所傳送之循環冗餘檢驗(CRC)傳輸係以一逐循環方式為基礎進行處理。
16. 一種第一資料儲存構件，包括：一接收介面，其係經組態以直接連接至一記憶體控制器；一第一傳送介面，其係經組態以直接連接至一第二資料儲存構件； 一第二傳送介面，其係經組態以將該第一資料儲存構件直接連接至一第三資料儲存構件；以及電路系統，其係經組態以將經過該接收介面接收之一命令行波傳送至該第一傳送介面，並且該電路系統係進一步經組態以將經過該接收介面所接收之一命令傳遞至該第二傳送介面以供重新傳輸至該第三資料儲存構件。
17. 如申請專利範圍第16項之第一資料儲存構件，其中該第二資料儲存構件係被菊鏈連接至該第一資料儲存構件，且經過該第一資料儲存構件的重新傳送以接收來自該記憶體控制器的命令。
18. 如申請專利範圍第16項之第一資料儲存構件，其中該接收介面所具有之一寬度係與該記憶體控制器之一傳送部分的一寬度之一部分相同。
19. 如申請專利範圍第16項之第一資料儲存構件，其中經過該第二傳送介面之每一次資料傳輸係與相應的一位址傳輸對齊。
20. 如申請專利範圍第16項之第一資料儲存構件，其中經過該第一傳送介面所傳送之循環冗餘檢驗(CRC)傳輸係以一逐循環方式為基礎進行處理。