KR101048380B1 - 메모리 모듈 장치 - Google Patents

메모리 모듈 장치 Download PDF

Info

Publication number
KR101048380B1
KR101048380B1 KR1020050042789A KR20050042789A KR101048380B1 KR 101048380 B1 KR101048380 B1 KR 101048380B1 KR 1020050042789 A KR1020050042789 A KR 1020050042789A KR 20050042789 A KR20050042789 A KR 20050042789A KR 101048380 B1 KR101048380 B1 KR 101048380B1
Authority
KR
South Korea
Prior art keywords
memory
command
address
data
address signal
Prior art date
Application number
KR1020050042789A
Other languages
English (en)
Other versions
KR20060119640A (ko
Inventor
최주선
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050042789A priority Critical patent/KR101048380B1/ko
Priority to US11/379,345 priority patent/US7463535B2/en
Priority to TW095114229A priority patent/TWI399756B/zh
Publication of KR20060119640A publication Critical patent/KR20060119640A/ko
Priority to US12/330,351 priority patent/US7965530B2/en
Application granted granted Critical
Publication of KR101048380B1 publication Critical patent/KR101048380B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch

Landscapes

  • Dram (AREA)
  • Multi Processors (AREA)

Abstract

메모리 모듈 장치는 제1 내지 제N(N은 2 이상의 정수) 메모리 소자, 커맨드/어드레스 포트 및 N 개의 데이터 포트를 포함한다. 커맨드/어드레스 포트는 쓰기 데이터 및 커맨드/어드레스 신호를 전송하고, 상기 제1 내지 제N 메모리 소자 중의 적어도 하나의 메모리 소자와 각각 연결된다. N 개의 데이터 포트는 상기 제1 내지 제N 메모리 소자와 결합되고, 읽기 데이터를 출력한다. 커맨드/어드레스 포트와 접속된 제K(K는 1 이상 N 이하의 정수) 메모리 소자는 상기 제1 내지 제N 메모리 소자 중의 적어도 하나의 다른 메모리 소자로 상기 커맨드/어드레스 포트를 통하여 입력된 상기 쓰기 데이터 및 상기 커맨드/어드레스 신호를 재전송한다. 수 GHz 이상의 동작 클럭 주파수를 가지는 메모리 시스템에 적용할 경우 원하는 신호 보전성(SI)을 얻을 수 있다. 커맨드/어드레스 버스와 쓰기 데이터 버스를 하나의 버스로 병합함으로써 메모리의 핀 수를 줄일 수 있다.

Description

메모리 모듈 장치{MEMORY MODULE}
도 1은 종래의 메모리 모듈의 일례를 나타낸 블록도이다.
도 2a 내지 2d는 본 발명의 일실시예들에 따른 메모리 시스템을 나타낸 블록도이다.
도 3은 도 2a의 메모리 모듈로 데이터 쓰기 및 읽기 동작을 수행할 경우의 타이밍도이다.
도 4는 도 2a 내지 도 2d의 메모리 소자의 개략적인 내부 블록도이다.
도 5는 본 발명의 다른 실시예에 따른 메모리 시스템을 나타낸 블록도이다.
도 6a는 도 5의 두번째 메모리 모듈(MD1)로 데이터 쓰기 동작을 수행할 경우의 타이밍도이다.
도 6b는 도 5의 첫번째 메모리 모듈(MD0)로 데이터 쓰기 및 읽기 동작을 수행할 경우의 타이밍도이다.
도 7은 도 5의 메모리 모듈의 메모리 소자의 개략적인 내부 블록도이다.
도 8a 내지 8d는 본 발명의 또 다른 실시예에 따른 쓰기 데이터 및 커맨드/어드레스가 동일한 버스를 통해 입력되는 메모리 모듈들을 나타낸 블록도이다.
도 9는 도 8a의 메모리 모듈로 데이터 쓰기 및 읽기 동작을 수행할 경우의 타이밍도이다.
도 10은 도 8a 내지 도 8d의 커맨드/어드레스 및 쓰기 데이터가 병합된 패킷의 구조를 나타낸 개념도이다.
도 11은 도 8a 내지 도 8d의 메모리 소자의 개략적인 내부 블록도이다.
도 12a 내지 12b는 본 발명의 또 다른 실시예에 따른 쓰기 데이터 및 커맨드/어드레스가 동일한 버스를 통해 입력되는 메모리 모듈을 나타낸 블록도이다.
도 13a 내지 13b은 본 발명의 또 다른 실시예에 따른 쓰기 데이터 및 커맨드/어드레스가 동일한 버스를 통해 입력되는 메모리 모듈을 나타낸 블록도이다.
도 14는 본 발명의 또 다른 실시예에 따른 쓰기 데이터 및 커맨드/어드레스가 동일한 버스를 통해 입력되는 메모리 모듈을 나타낸 블록도이다.
도 15는 본 발명의 또 다른 실시예에 따른 쓰기 데이터 및 커맨드/어드레스가 동일한 버스를 통해 입력되는 메모리 모듈을 나타낸 블록도이다.
도 16은 본 발명의 또 다른 실시예에 따른 스택 구조 메모리 소자들로 구성된 메모리 모듈들 나타낸 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
200A, 200B, 200C, 800A, 800B, 800C : 메모리 모듈
211, 221, 231, 241, 251, 811, 821, 831, 841, 851 : 데이터 버스
219, 227, 239, 244, 252, 249, 259, 819, 822, 829, 844, 854, 849, 859, 829 : 커맨드/어드레스 버스
290, 890 : 메모리 컨트롤러
450, 1150 : 리피터(repeater)
본 발명은 반도체 메모리 모듈(memory module) 장치 및 메모리 시스템에 관한 것으로, 더욱 상세하게는_수 GHz 이상의 동작 클럭 주파수를 가지는 메모리 시스템에 사용될 수 있는 반도체 메모리 모듈(memory module) 장치 및 메모리 시스템에 관한 것이다.
도 1은 종래의 메모리 모듈의 일례를 나타낸 블록도이다. 하나의 메모리 모듈에 x8 DRAM이 8개 장착된 예를 나타낸다.
도 1을 참조하면, 메모리 모듈(10)내의 커맨드/어드레스(command/address) 버스(12,CA)는 DRAM(20-1 내지 20-8)에 대하여 분기 배선되고, 쓰기(write)/읽기(read) 데이터 버스(14,DQ)는 DRAM(20-1 내지 20-8)에 대하여 독립적으로 배선되어 있다.
반도체 메모리의 동작속도가 빠르게 증가하게 됨에 따라 DRAM의 입출력(IO) 라인의 용량성 부하(capacitive loading)에 기인하여 커맨드/어드레스 버스(CA))와 쓰기(write)/읽기(read) 데이터 버스(DQ)를 여러 개의 메모리가 함께 공유하기가 어려워진다.. 종래의 100M~800MHz 정도의 속도를 갖는 SDRAM(Synchronous Dynamic Random Access Memory) 및 DDR(Double Data Rate) 메모리등에 있어서는 커맨드/어드레스 버스(CA)에 약 8~9개의 DRAM이 동시 연결되는 멀티 드롭(mult-drop) 구조를 사용하였다.
메모리 모듈(10)에는 약 20개의 커맨드/어드레스 핀, 64개 (8 x 8개)의 데이터 핀, 약 60개의 파워 핀(power pin) 및 특정 기능을 수행하기 위한 핀들을 포함해서 실장된 메모리가 SDRAM의 경우 총 약 168 핀, DDR 메모리의 경우 약 184핀, DDR2인경우 약 232핀이 사용된다. 새로운 메모리가 출현될 때마다 메모리가 지원하는 핀(pin)당 속도는 약 2배씩 증가되어 왔고, DDR3에서의 최고 속도는 1600 Mbps이다. DDR3 이후의 3200Mbps급의 속도를 가지는 차세대 메모리의 경우 기존에 사용하여왔던 싱글-엔디드(single-ended) 방식-하나의 정보를 하나의 데이터 핀(DQ)을 사용-으로는 노이즈(noise) 환경 등의 변화에 대응하여 안전하게 데이터를 송수신하기 어렵게 되었다. 즉, 수 GHz 이상의 메모리의 동작 클럭 주파수에서는 연결된 노드들(메모리 소자)의 용량성 부하에 의하여 원하는 신호 보전성(SI; Signal Integrity)을 얻을 수 없게 된다.
향후 3200Mbps 이상의 메모리 속도를 지원하기 위해서는 디퍼런셜-엔디드(differential-ended) 방식-하나의 정보를 위해 물리적으로 두개의 데이터 핀(DQ, DQN)이 필요-이 필수적으로 요구된다.
그러나, 디퍼런셜-엔디드 방식을 적용할 경우, 송수신 하는 하나의 정보를 위해 물리적으로 두 개의 핀이 필요하므로 싱글 엔디드 방식대비 메모리 모듈의 핀 수가 2배로 필요하게 된다. 도 1과 같이, 데이터 라인을 64개로 하려면 128개의 데이터 핀이 필요하다. 실제 개인용 컴퓨터(PC)등의 경박단소화 및 기계적인 이유로 인해 메모리 모듈의 핀 수를 250개 이상으로 설계하는 것은 불가능하다고 알려져 있다. 즉, 디퍼런셜-엔디드(differential-ended) 방식이 채택된 메모리 모듈의 설계는 핀 수의 증가로 현실적으로 어려움이 많다.
상기와 같이 제한된 메모리 모듈의 핀 수로 인한 설계 제한을 피하기 위하여 메모리 모듈상의 메모리 수를 줄일 수도 있지만 이는 메모리 모듈의 데이터 처리 용량의 감소를 감수해야하는 문제점이 있게 된다.
또한, 용량성 부하의 영향을 줄여 고속 동작이 가능하도록 하기 위하여 종래 첫 번째 메모리 모듈에서 두 번째 메모리 모듈로 포인트-투-포인트(PTP; Point-To-Point) 방식으로 연결하는 경우에도 여전히 메모리 모듈의 핀 수가 증가되어야 하는 문제점이 있다.
따라서, 종래의 메모리 모듈의 커맨드/어드레스 및 데이터 버스 구조로는 수 GHz의 동작 클럭 주파수를 가지는 디퍼런셜-엔디드 방식의 차세대 DRAM에 적용하기 어려운 문제점이 있다.
따라서, 본 발명의 제1 목적은 수 GHz 이상의 동작 클럭 주파수를 가지는 메모리 시스템에 사용될 경우 원하는 신호 보전성(SI; Signal Integrity)을 얻을 수 있는 메모리 모듈 장치를 제공하는 것이다.
또한, 본 발명의 제2 목적은 상기 메모리 모듈 장치를 가지는 메모리 시스템을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 메모 리 모듈 장치는 제1 내지 제N(N은 2 이상의 정수) 메모리 소자; 쓰기 데이터 및 커맨드/어드레스 신호를 전송하며, 상기 제1 내지 제N 메모리 소자 중의 적어도 하나의 메모리 소자와 접속된 커맨드/어드레스 포트; 및 상기 제1 내지 제N 메모리 소자와 각각 연결되며, 읽기 데이터를 출력하는 N 개의 데이터 포트를 포함하되, 상기 커맨드/어드레스 포트와 접속된 제K(K는 1 이상 N 이하의 정수) 메모리 소자는 적어도 하나의 다른 메모리 소자로 상기 쓰기 데이터 및 커맨드/어드레스 신호를 재전송한다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 메모리 시스템은 상기 메모리 모듈 장치; 및 상기 커맨드/어드레스 버스를 통하여 쓰기 클럭에 동기된 상기 쓰기 데이터 및 커맨드/어드레스 신호를 상기 제K 메모리 소자로 제공하고, 상기 N 개의 데이터 버스를 통하여 상기 제1 내지 제N 메모리 소자로부터 상기 읽기 데이터를 읽어들이는 메모리 컨트롤러를 포함한다.
또한, 본 발명의 제1 목적을 달성하기 위한 본 발명의 다른 측면에 따른 메모리 모듈 장치는 제1 내지 제N(N은 2 이상의 정수) 메모리 소자; 커맨드/어드레스 신호를 전송하며, 상기 제1 내지 제N 메모리 소자 중의 적어도 하나의 메모리 소자와 접속된 커맨드/어드레스 포트; 및 상기 제1 내지 제N 메모리 소자와 각각 결합된 N 개의 데이터 포트를 포함하되, 상기 커맨드/어드레스 포트와 접속된 제K(K는 1 이상 N 이하의 정수) 메모리 소자는 적어도 하나의 다른 메모리 소자로 상기 커맨드/어드레스 신호를 재전송한다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 다른 측면에 따른 메 모리 시스템은 상기 메모리 모듈 장치; 및 상기 커맨드/어드레스 포트를 통하여 쓰기 클럭에 동기된 상기 커맨드/어드레스 신호를 상기 제K 메모리 소자로 제공하고, 상기 N 개의 데이터 포트를 통하여 상기 제1 내지 제N 메모리 소자와 결합된 메모리 컨트롤러를 포함한다.
또한, 본 발명의 제1 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 메모리 모듈 장치는 제1 내지 제N(N은 2 이상의 정수) 메모리 소자를 포함하는 제1 메모리 모듈; 제1 커맨드/어드레스 신호를 전송하고, 상기 제1 내지 제N 메모리 소자 중의 적어도 하나의 메모리 소자와 접속된 제1 커맨드/어드레스 버스; 상기 제1 내지 제N 메모리 소자에 대응되는 N 개의 메모리 소자들을 포함하는 제2 메모리 모듈; 제2 커맨드/어드레스 신호를 전송하고, 상기 제 2 메모리 모듈의 N 개의 메모리 소자 중의 적어도 하나의 메모리 소자와 접속된 제2 커맨드/어드레스 버스; 및 상기 제1 메모리 모듈상의 N개의 메모리 소자와 대응되는 상기 제2 메모리 모듈상의 N개의 메모리 소자 각각에 N 개의 데이터 버스를 포함하되, 상기 제1 커맨드/어드레스 버스와 접속된 제K1(K1은 1 이상 N 이하의 정수) 메모리 소자는 상기 제1 메모리 모듈의 적어도 하나의 다른 메모리 소자로 상기 제1 커맨드/어드레스 버스 재전송하고, 상기 제2 커맨드/어드레스 버스와 접속된 제K2 메모리 소자는 상기 제2 메모리 모듈 내의 적어도 하나의 다른 메모리 소자로 상기 제2 커맨드/어드레스 신호를 재전송한다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 메모리 시스템은 상기 메모리 모듈 장치; 및 상기 제1 커맨드/어드레스 버스를 통 하여 상기 제1 커맨드/어드레스 신호를 상기 제K1 메모리 소자로 제공하고, 상기 제2 커맨드/어드레스 버스를 통하여 상기 제2 커맨드/어드레스 신호를 상기 제K2 메모리 소자로 제공하고, 상기 N 개의 데이터 버스를 통하여 상기 제1 내지 제N 메모리 소자로부터 데이터를 읽어들이는 메모리 컨트롤러를 포함한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 실시예에서는 메모리 컨트롤러의 복수의 데이터 포트들로부터 출력되는 데이터 신호들은 복수의 데이터 버스를 통하여 대응되는 각 메모리 소자와 일대일(point-to-point)로 직접 연결된다. 또한, 메모리 컨트롤러의 포트로부터 출력되는 커맨드/어드레스 신호는 커맨드/어드레스 버스를 통하여 모듈상의 적어도 하나의 메모리 소자와 직접 연결되고, 메모리 모듈내의 다른 메모리 소자에는 상기 메모리 컨트롤러와 직접 연결된 메모리 소자를 통하여 전송된다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 메모리 시스템을 나타낸 블록도이고, 도 3은 도 2a의 메모리 모듈로 데이터 쓰기 및 읽기 동작을 수행할 경우의 타이밍도이고, 도 4는 도 2a 내지 도 2d의 메모리 소자의 개략적인 내부 블록도이다.
도 2a를 참조하면, 본 발명의 일실시예에 따른 메모리 시스템은 메모리 모듈(200a) 및 메모리 컨트롤러(290)를 포함한다. 여기서는, 메모리 콘트롤러 및 메모 리 소자의 데이터 포트, 커맨드/어드레스 포트는 각각 8핀을 가지는 경우를 예로 들었다.
메모리 컨트롤러(290)의 데이터 포트 D1, D2, D3은 데이터 버스(WR/RD)를 통해 포인트-투-포인트 연결 방식으로 메모리 소자 M1, M2 및 M3(220, 210, 230) 각각에 연결된다. 구체적으로, 메모리 컨트롤러(290)의 데이터 포트 D1과 결합된 데이터 버스(WR/RD, 221)는 메모리 소자 M1(220)과 직접 연결되고, 데이터 포트 D2와 결합된 데이터 버스(WR/RD, 211)는 메모리 소자 M2(210)와 직접 연결되고, 데이터 포트 D3과 결합된 데이터 버스(WR/RD, 231)는 메모리 소자 M3(230)과 직접 연결된다.
도면에는 도시하지 않았지만, 쓰기 클럭 버스(WCLK; 215, 225, 235) 및 읽기 클럭 버스(RCLK; 213, 223, 233)는 상기 데이터 버스(WR/RD)와 마찬가지로 메모리 컨트롤러(290)로부터 포인트-투-포인트 연결 방식으로 메모리 소자 M2, M1 및 M3(210, 220, 230) 각각에 연결된다. 여기서, 데이터 버스(WR/RD)를 통하여 쓰기 데이터 또는 읽기 데이터가 전송되며, 데이터 버스(WR/RD)는 양방향(bi-directional)성을 갖는다.
메모리 컨트롤러(290)의 커맨드/어드레스 포트(C/A)으로부터 출력되는 커맨드/어드레스 신호는 커맨드/어드레스 버스(CA, 227)를 통하여 메모리 소자 M1(220)과 직접 연결된다. 상기 커맨드/어드레스 신호는 메모리 소자 M1(220) 내의 리피터(450, 도 4 참조)에 의해 리드라이브(redrive)되어 메모리 모듈내의 커맨드/어드레스 버스(ICA, 219, 239)를 통하여 메모리 모듈내의 다른 메모리 소자들 M2(210) 및 M3(230)으로 재전송된다. 즉, 예를 들어 메모리 소자 M1로 입력된 커맨드/어드레스 신호는 M1의 리피터를 통해 메모리 모듈 내의 다른 메모리 소자들(M2,M3)로 전송된다.
여기서, 커맨드/어드레스 신호는 예를 들어 쓰기 명령, 읽기 명령 등의 명령어 종류를 나타내는 오퍼랜드(operand) 및 어드레스 정보를 포함하는 패킷(packet) 형태를 가질 수 있다. 즉, 커맨드/어드레스 신호는 커맨드/어드레스 버스(227)를 통하여 패킷으로 전송될 수 있다. 커맨드/어드레스 신호는 커맨드/어드레스 버스(227)를 통하여 단방향(uni-directional) 전송된다.
커맨드/어드레스 클럭 신호(CACLK)는 메모리 컨트롤러(290)로부터 커맨드/어드레스 클럭 버스(CACLK; 229)를 통하여 메모리 소자 M1(220)로 제공된 후, 메모리 소자 M1(220) 내의 리피터(450, 도 4 참조)에 의해 리드라이브(redrive)되어 메모리 모듈 내의 커맨드/어드레스 클럭 버스(ICACLK; 217, 237)를 통하여 메모리 모듈(200a) 내의 다른 메모리 소자들 M2(210) 및 M3(230)으로 재전송된다.
예를 들어, 도 2a 내지 도 2d의 메모리 소자 M1(220), M2(210), M3(230), M4(240) 및 M5(250)는 각각 도 4의 블록 구성을 가질 수 있다.
메모리 소자 M1(220)은 커맨드/어드레스를 리피팅하는 동안에는 리피터(450)가 액티브되고, 커맨드/어드레스를 리피팅하지 않는 동안에는 리피터(450)는 액티브되지 않는다.
예를 들어, 도 2a, 도 2b 및 도 2c의 M2(210) 및 M3(230)은 커맨드/어드레스를 리피팅하는 동작을 수행하지 않으므로 M2(210) 및 M3(230)의 리피터(450)는 액 티브되지 않는다. 도 2d의 M2(210) 및 M3(230)은 커맨드/어드레스를 리피팅하는 동작을 수행하므로 커맨드/어드레스를 리피팅하는 동작을 수행하는 경우에는 M2(210) 및 M3(230)의 리피터(450)는 액티브된다.
이하, 메모리 모듈로 데이터 쓰기 및 읽기 동작을 수행하는 경우를 도 2a의 메모리 모듈(200a)을 예로 들어 도 3 및 도 4를 참조하여 설명한다.
도 3을 참조하면, 먼저 메모리 컨트롤러(290)로부터 커맨드/어드레스 클럭 신호(CACLK)에 동기되어 커맨드/어드레스 신호(301, 311)가 커맨드/어드레스 버스(227)를 통하여 메모리 소자 M1(220)로 입력된다. 상기 커맨드/어드레스 신호(301)는 데이터 쓰기 명령(WR) 및 어드레스 정보를 포함하며, 상기 커맨드/어드레스 신호(311)는 데이터 읽기 명령(RD) 및/ 어드레스 정보를 포함한다. 상기 커맨드/어드레스 신호(301, 311)는 패킷 형태로 이루어질 수 있다.
커맨드/어드레스 신호(301, 311)는 메모리 소자 M1(220) 내의 패킷 디코더(402)로 입력됨과 함께 커맨드/어드레스 바이 패스를 통하여패킷 상태 그대로
소정의 지연(M1 repeater latency) 시간 후 메모리 소자 M1(220) 내의 리피터(450)에 의하여 리드라이브(redrive)되고, 리드라이브된 커맨드/어드레스 신호(WRr 303, RDr 313)는 ICA 버스를 통해 메모리 소자 M2 및 M3(230))로 재전송된다.
쓰기 동작시, 메모리 컨트롤러(290)는 쓰기 클럭(WCLK)에 동기된 쓰기 데이터 WRD1,WRD2,WRD3를 각각의 데이터 버스(WR/RD 221,211,231)을 통해 각 메모리 소자 M1,M2,M3(220)로 제공한다. 여기서, 메모리 컨트롤러(290)는 쓰기 데이터 WRD1,WRD2,WRD3(305)를 동시에 데이터 버스로 인가할 수도 있고, 서로 다른 타이밍 에 순차적으로 인가할 수도 있다. 도 3에서는 메모리 컨트롤러가 리드라이브된 WRr(303) 이 후 일정 시간 후에 쓰기 데이터(WRD1,2,3)를 제공하고 있으나 이는 쓰기 레이턴시에 따라 다르게 변형될 수 있다.
이때, 쓰기 데이터(305) WRD1, WRD2, WRD3은 각 메모리 소자 M1(220), M2(210) 및 M3(230)의 입력 버퍼(462)를 통하여 입력되며, 데이터 입력 레지스터(420)를 통하여 해당 메모리 소자의 메모리 어레이(430)에 쓰여진다.
읽기 동작시, 읽기 명령을 포함한 커맨드/어드레스 신호(313)가 M1의 리피터에 의해 리브라이브 된 후 소정의 지연- 메모리 소자 M1(220) M2(210), M3(230)를 통한 CAS(Column Address Strobe) 레이턴시 - 시간 후 읽기 데이터(315) RDD3, RDD2, RDD1가 RCLK에 동기되어 데이터 버스(231, 211, 221)를 통해 메모리 컨트롤러로 출력된다. 도 2b는 하나의 메모리 모듈내 메모리 소자가 5개인 경우의 본 발명의 다른 실시예에 따른 메모리 시스템을 나타낸 블록도이다.
도 2b를 참조하면, 본 발명의 다른 실시예에 따른 메모리시스템은 메모리 소자 M1 내지 M5로 이루어진 메모리 모듈(200b) 및 메모리 컨트롤러(290)를 포함한다. 여기서는, 메모리 콘트롤러의 데이터 포트, 커맨드/어드레스 포트는 각각 8핀을 가지는 경우를 예로 들었다.
메모리 컨트롤러(290)의 데이터 포트(D1, D2, D3, D4, D5)은 각각의 데이터 버스(221, 211, 231, 241, 251)를 통하여 각 메모리 소자 M1(220), M2(210), M3(230), M4(240) 및 M5(250)와 포인트-투-포인트 연결 방식으로 직접 연결된다. 도면에는 도시하지 않았지만, 쓰기 클럭 버스(WCLK; 215, 225, 235, 245, 255) 및 읽기 클럭 버스(RCLK; 213, 223, 233, 243, 253)는 상기 데이터 버스(WR/RD)와 마찬가지로 메모리 컨트롤러(290)로부터 포인트-투-포인트 연결 방식으로 메모리 소자 M2, M1, M3, M4 및 M5(210, 220, 230, 240, 250) 각각에 연결된다.
커맨드/어드레스 신호는 메모리 모듈(200b) 중 가운데 배치된 메모리 소자 M1(220) 내의 리피터(450)에 의해 리드라이브(redrive)되어 메모리 소자 M1(220)의 한쪽에 배치된 다른 메모리 소자 M2(210) 및 M4(240)와 다른 쪽에 배치된 M3(230) 및 M5(250)로 재전송된다.
구체적으로, 메모리 컨트롤러(290)의 커맨드/어드레스 포트(C/A)으로부터 출력되는 커맨드/어드레스 신호는 커맨드/어드레스 버스(CA, 227)를 통하여 메모리 소자 M1(220)과 직접 연결된다. 상기 커맨드/어드레스 신호는 메모리 소자 M1(220) 내의 리피터(450)에 의해 리드라이브(redrive)되어 모듈 내부의 커맨드/어드레스 버스(ICA, 219, 239, 244, 254)를 통하여 메모리 모듈(200b)내의 다른 메모리 소자 M2(210), M3(230), M4(240) 및 M5(250)로 재전송된다.
도 2b에 도시된 바와 같이, 리드라이브에 필요한 레이턴시를 줄일 필요가 있는 경우는 M1에서 M2의 커맨드/어드레스 버스(ICA1)과 M1에서 M3로의 커맨드/어드레스 버스(ICA2)가 따로 구성될 수 있다.
여기서, 커맨드/어드레스 신호는 커맨드/어드레스 버스를 통하여 패킷으로 전송될 수 있다. 커맨드/어드레스 신호는 커맨드/어드레스 버스를 통하여 단방향(uni-directional) 전송된다.
다른 실시예로서, 커맨드/어드레스 신호는 메모리 소자 M1(220) 이외의 메모 리 소자(M2, M3, M4 또는 M5)로 중 어느 하나에 제공되어 커맨드/어드레스 신호(C/A)를 제공받은 메모리 소자(M2, M3, M4 또는 M5)내의 리피터에 의해 리드라이브(redrive)되어 다른 메모리 소자들로 재전송되도록 구성할 수도 있다.
커맨드/어드레스 클럭 신호(CACLK)는 메모리 컨트롤러(290)로부터 커맨드/어드레스 클럭 버스(CACLK; 229)를 통하여 메모리 소자 M1(220)로 제공된 후, 메모리 소자 M1(220) 내의 리피터(450)에 의해 리드라이브(redrive)되어 메모리 모듈(200b) 내의 커맨드/어드레스 클럭 버스(ICACLK, 217, 237, 242, 252)를 통하여 메모리 모듈(200b)내의 메모리 소자 M2(210), M3(230), M4(240) 및/또는 M5(250)로 재전송된다.
도 2c는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 나타낸 블록도이다.
도 2C를 참조하면, 메모리 소자 M1(220)은 커맨드/어드레스 신호를 메모리 모듈(200c)내의 공통된 ICA 버스(219)를 통하여 메모리 소자 M2(210) 및 M4(240)로 재전송하고, 공통된 ICA 버스(239)를 통하여 메모리 소자 M3(230) 및 M5(250)로 재전송함으로써 메모리 핀수를 줄일 수 있다. 또한, 메모리 소자 M1(220)은 커맨드/어드레스 클럭 신호(CACLK)를 공통된 ICACLK 버스(217)를 통하여 메모리 소자 M2(210) 및 M4(240)로 재전송하고, 공통된 ICA 버스(237)를 통하여 메모리 소자 M3(230) 및 M5(250)로 재전송함으로써 메모리 핀수를 줄일 수 있다.
즉, 메모리 소자 M1(220)은 공통된 핀을 통하여 복수의 다른 메모리 소자들로 상기 커맨드/어드레스 신호 및/또는 커맨드/어드레스 클럭 신호(CACLK)를 재전 송함으로써 메모리 핀수를 줄일 수 있다.
도 2d는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 나타낸 블록도이다.
메모리 컨트롤러(290)의 데이터 포트(D1, D2, D3, D4, D5)은 각각의 데이터 버스(221, 211, 231, 241, 251)를 통하여 각 메모리 소자 M1(220), M2(210), M3(230), M4(240) 및 M5(250)와 포인트-투-포인트 연결 방식으로 직접 연결된다. 도면에는 도시하지 않았지만, 쓰기 클럭 버스(WCLK; 215, 225, 235, 245, 255) 및 읽기 클럭 버스(RCLK; 213, 223, 233, 243, 253)는 상기 데이터 버스(WR/RD)와 마찬가지로 메모리 컨트롤러(290)로부터 포인트-투-포인트 연결 방식으로 메모리 소자 M2, M1, M3, M4 및 M5(210, 220, 230, 240, 250) 각각에 연결된다.
상기 도 2d의 실시예에서는, 커맨드/어드레스 신호는 메모리 소자 M1(220) 내의 리피터(450)에 의해 리드라이브(redrive)되어 메모리 소자 M1(220)에 인접한 다른 메모리 소자 M2(210) 및 M3(230)으로 재전송된 후, 다시 메모리 소자 M2(210) 및/ M3(230)에서 인접한 다른 메모리 소자 M4(240) 및/또는 M5(250)로 재전송된다. 메모리 모듈(200c) 내의 메모리 소자들간에도 포인트-투-포인트(point-to-point)로 연결 된다.
구체적으로, 메모리 소자(M2) 내의 리피터는 메모리 소자 M1(220)에 의해 리드라이브(redrive)된 커맨드/어드레스 신호를 입력받아 인접한 다른 메모리 소자 M4(240)로 재전송한다. 메모리 소자(M3)의 리피터는 메모리 소자 M1(220)에 의해 리드라이브(redrive)된 커맨드/어드레스 신호를 입력받아 인접한 다른 메모리 소자 M5(250)로 재전송한다.
커맨드/어드레스 클럭 신호(CACLK)는 메모리 컨트롤러(290)로부터 커맨드/어드레스 클럭 버스(CACLK; 229)를 통하여 메모리 소자 M1(220)로 제공된 후, 메모리 소자 M1(220) 내의 리피터(450)에 의해 리드라이브(redrive)되어 메모리 모듈(200c) 내의 커맨드/어드레스 클럭 버스(ICACLK, 217, 237)를 통하여 메모리 소자 M2(210) 및/또는 M3(230)으로 재전송된 후, 다시 메모리 소자 M2(210) 및/또는 M3(230)에 의해 메모리 모듈(200c) 내의 커맨드/어드레스 클럭 버스(ICACLK, 247, 257)를 통하여 인접한 다른 메모리 소자 M4(240) 및/또는 M5(250)로 재전송된다.
도 4는 n x m 메모리 셀로 이루어진 DRAM 메모리 소자의 내부 블록의 일례를 나타낸 것으로서, 본 발명의 실시예들은 도 4에 도시된 DRAM 메모리 소자의 내부 블록 구성에 한정되지 않으며, 커맨드/어드레스 바이패스 경로를 가진 리피터를 구비한 메모리 소자라면 도 4의 DRAM의 내부 블록을 변형한 구조를 가진 메모리 소자에도 적용될 수도 있음은 물론이다.
도 5는 본 발명의 다른 실시예에 따른 메모리 시스템을 나타낸 블록도이고, 도 6a는 도 5의 두번째 메모리 모듈(MD1)로 데이터 쓰기 및 읽기 동작을 수행할 경우의 타이밍도이며, 도 6b는 도 5의 첫번째 메모리 모듈(MD0)로 데이터 쓰기 및 읽기 동작을 수행할 경우의 타이밍도이다. 도 7은 도 5의 메모리 모듈의 각 메모리 소자의 개략적인 내부 블록도이다.
도 5는 본 발명을 2개의 메모리 모듈(MD0, MD1)로 구성된 메모리 시스템에 적용한 실시예이다.
여기서, 두 개의 메모리 모듈 MD0(500) 및 MD 1(550)은 데이지체인(daisy chain) 연결방식으로 연결될 수 있다. 데이지체인 연결 방식에서는 메모리 컨트롤러(590)에서 나오거나 들어가는 클럭 신호 및 데이터는 차례대로 다음 메모리 모듈로 전달된다.
도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 메모리 시스템은 메모리 모듈 MD0(500)과 MD1(550) 및 메모리 컨트롤러(590)를 포함한다. 도 5에서는 각 포트가 8개의 핀으로 구성된 예를 나타낸다.
메모리 컨트롤러(590)의 데이터 포트(D1)은 데이터 버스(WR/RD, 512)를 통하여 메모리 모듈 MD0(500) 내의 메모리 소자(M12, 510)와 직접 연결되고, 데이터 포트(D2)은 데이터 버스(WR/RD, 522)를 통하여 메모리 소자(M11, 520)와 직접 연결되고, 데이터 포트(D3)은 데이터 버스(WR/RD, 532)를 통하여 메모리 소자(M13, 530)와 직접 연결된다.
쓰기 동작시에는 메모리 모듈 MD0(500)의 메모리 소자(M11, 520)는 메모리 컨트롤러(590)로부터 전송받은 데이터를 리피팅하여 데이터 버스(572)를 통하여 메모리 모듈 MD1(550) 내의 대응하는 메모리 소자(M21, 570)로 재전송한다. 메모리 모듈 MD0(500)의 메모리 소자(M12, 510)는 메모리 컨트롤러(590)로부터 전송받은 데이터를 리피팅하여 데이터 버스(562)를 통하여 메모리 모듈 MD1(550) 내의 대응하는 메모리 소자(M22, 560)로 재전송한다. 메모리 모듈 MD0(500)의 메모리 소자(M13, 530)는 메모리 컨트롤러(590)로부터 전송받은 데이터를 리피팅하여 데이터 버스(582)를 통하여 메모리 모듈 MD1(550) 내의 대응하는 메모리 소자(M23, 580)로 재전송한다.
읽기 동작시에는 메모리 데이터 버스(572)를 통하여 메모리 모듈 MD1(550) 내의 메모리 소자(M21, 570)로부터 메모리 모듈 MD0(500)의 메모리 소자(M11, 520)로 데이터가 읽어 들여지며, 메모리 컨트롤러(590)는 데이터 버스(522)를 통하여 메모리 소자(M11, 520)로부터 상기 데이터를 읽어들인다. 메모리 데이터 버스(562)를 통하여 메모리 모듈 MD1(550) 내의 메모리 소자(M22, 560)으로부터 메모리 모듈 MD0(500)의 메모리 소자(M12, 510)로 데이터가 읽어들여지며, 메모리 컨트롤러(590)는 데이터 버스(512)를 통하여 메모리 소자(M12, 510)로부터 상기 데이터를 읽어들인다. 메모리 데이터 버스(582)를 통하여 메모리 모듈 MD1(550) 내의 메모리 소자(M23, 580)으로부터 메모리 모듈 MD0(500)의 메모리 소자(M13, 530)로 데이터가 읽어들여지며, 메모리 컨트롤러(590)는 데이터 버스(532)를 통하여 메모리 소자(M13, 530)로부터 상기 데이터를 읽어들인다.
도면에는 도시하지 않았지만, 쓰기 클럭 버스(WCLK; 516, 526, 536) 및 읽기 클럭 버스(RCLK; 514, 524, 534)는 상기 데이터 버스(WR/RD)와 마찬가지로 메모리 컨트롤러(590)로부터 포인트-투-포인트 연결 방식으로 메모리 모듈 MD0(500) 내의 메모리 소자 M12, M11 및 M13(510, 520, 530) 각각에 연결된다.
메모리 모듈 MD0(500) 내의 메모리 소자 M11(520), M12(510) 및 M13(530)은 메모리 컨트롤러(590)로부터 각각 쓰기 클럭 버스(WCLK; 516, 526, 536)를 통하여 전송받은 쓰기 클럭(WCLK)을 리피팅하여 각각 쓰기 클럭 버스(WCLK; 576, 566, 586)를 통하여 메모리 모듈 MD1(550) 내의 각 메모리 소자 M21(570), M22(560) 및 M23(580)으로 재전송한다.
여기서, 데이터 버스(WR/RD)는 쓰기 데이터 또는 읽기 데이터를 전송하며, 양방향(bi-directional)성을 갖는다.
메모리 컨트롤러(590)의 커맨드/어드레스 포트(C/A 0)로부터 출력되는 제1 커맨드/어드레스 신호(CA0)는 커맨드/어드레스 버스(CA, 521)를 통하여 메모리 모듈 MD0(500)의 메모리 소자 M11(520)과 직접 연결되고, 커맨드/어드레스 포트(C/A 1)으로부터 출력되는 제2 커맨드/어드레스 신호(CA1)는 커맨드/어드레스 버스(CA, 571)를 통하여 메모리 모듈 MD1(550)의 메모리 소자 M21(570)과 직접 연결된다.
상기 제1 커맨드/어드레스 신호(CA0)는 메모리 소자 M11(520) 내의 리피터(750, 도 7 참조)에 의해 리드라이브(redrive)되어 내부 커맨드/어드레스 버스(ICA, 513, 523)를 통하여 메모리 모듈 MD0(500) 내의 다른 메모리 소자들 M12(510) 및/또는 M13(530)으로 재전송된다.
상기 제2 커맨드/어드레스 신호(CA1)는 메모리 소자 M21(570) 내의 리피터(750, 도 7 참조)에 의해 리드라이브(redrive)되어 내부 커맨드/어드레스 버스(ICA, 563, 573)를 통하여 메모리 모듈 MD1(550) 내의 다른 메모리 소자들 M22(560) 및/또는 M23(580)으로 재전송된다.
여기서, 커맨드/어드레스 신호는 예를 들어, 해당메모리 소자에 대한 쓰기 명령, 읽기 명령 및 어드레스 정보, 다른 메모리 모듈 내의 메모리 소자로의 쓰기 지시 명령, 읽기 지시 명령 및 어드레스 정보를 포함한다.
커맨드/어드레스 신호는 예를 들어 상기 쓰기 명령, 읽기 명령, 쓰기 지시 명령, 읽기 지시 명령 등의 명령어 종류를 나타내는 오퍼랜드(operand) 및/또는 어드레스 정보를 포함하는 패킷(packet) 형태를 가질 수 있다. 즉, 커맨드/어드레스 신호는 커맨드/어드레스 버스(521, 571)를 통하여 패킷으로 전송될 수 있다. 커맨드/어드레스 신호는 커맨드/어드레스 버스(521, 571)를 통하여 단방향(uni-directional) 전송된다.
제1 커맨드/어드레스 클럭 신호(CACLK0)는 메모리 컨트롤러(590)로부터 제1 커맨드/어드레스 클럭 버스(CACLK; 523)를 통하여 메모리 소자 M11(520)로 제공된 후, 메모리 소자 M11(520) 내의 리피터(750, 도 7 참조)에 의해 리드라이브(redrive)되어 내부 커맨드/어드레스 클럭 버스(ICACLK; 511, 521)를 통하여 메모리 모듈 MD0 (500) 내의 다른 메모리 소자들 M12(510) 및/ M13(530)으로 재전송된다. 제2 커맨드/어드레스 클럭 신호(CACLK1)는 메모리 컨트롤러(590)로부터 제2 커맨드/어드레스 클럭 버스(CACLK; 573)를 통하여 메모리 소자 M21(570)로 제공된 후, 메모리 소자 M21(570) 내의 리피터(750, 도 7 참조)에 의해 리드라이브(redrive)되어 내부 커맨드/어드레스 클럭 버스(ICACLK; 561, 571)를 통하여 메모리 모듈 MD1 (550) 내의 다른 메모리 소자들 M22(560) 및/ M23(580)으로 재전송된다.
예를 들어, 도 5의 메모리 소자 M11, M12, M13, M21, M22 및 M23은 각각 도 7의 블록 구성을 가질 수 있다. 또는, 커맨드/어드레스 리피팅 기능을 수행하는 메모리 소자에만 CA 리피터(750)를 설치할 수도 있다. 또는 데이터 리피팅 기능을 수행하는 메모리 소자에만 DQ 리피터(780)를 설치할 수도 있다.
해당 메모리 소자가 커맨드/어드레스 리피팅 기능을 수행하는 경우에는 CA 리피터(750)가 액티브되며, 해당 메모리 소자가 다른 메모리 모듈 내의 다른 메모리 소자로의 데이터 리피팅 기능을 수행하는 경우에는 DQ 리피터(780)가 액티브된다.
예를 들어, 메모리 모듈 MD0 및 MD1의 메모리 소자들 M11, M12, M13, M21, M22, M23은 상기 커맨드/어드레스 리피팅 기능 또는 상기 데이터 리피팅 기능을 수행하는 동안 CA 리피터(750) 또는 DQ 리피터(780)를 액티브시킬 수 있다.
이하, 메모리 모듈 MD1(550) 및 MD0(500)으로 데이터 쓰기 및 읽기 동작을 수행하는 경우를 도 5, 도 6a, 도 6b 및 도 7을 참조하여 설명한다.
도 5에 도시된 실시예에서는, 메모리 모듈 MD0의 메모리 소자 M11(520)은 상기 커맨드/어드레스 리피팅 기능 및 상기 데이터 리피팅 기능을 모두 수행하며, 메모리 모듈 MD1의 메모리 소자M21(570)은 상기 커맨드/어드레스 리피팅 기능만을 수행하고, 메모리 모듈 MD0의 메모리 소자 M12(510) 및 M13(530)은 상기 데이터 리피팅 기능을 수행하며, 메모리 모듈 MD1의 메모리 소자 M22(560) 및 M23(580)은 상기 커맨드/어드레스 리피팅 기능 및 상기 데이터 리피팅 기능 어느 것도 수행하지 않는다.
먼저, 메모리 모듈 MD1(550)로 데이터 쓰기 및 읽기 동작을 수행하는 경우를 도 5, 도 6a 및 도 7을 참조하여 설명한다.
도 6a을 참조하면, 메모리 컨트롤러(590)는 커맨드/어드레스 클럭 신호(CACLK)에 동기된 메모리 모듈 MD1로의 쓰기 지시 명령- 즉 메모리 모듈 MD0의 메모리 소자가 메모리 컨트롤러(590)로부터의 데이터를 메모리 모듈 MD1으로 리피팅 하도록 하는 명령-을 포함하는 커맨드/어드레스 신호(601,WRr) 또는 읽기 지시 명령-즉 메모리 모듈 MD0의 메모리 소자가 메모리 모듈 MD1으로부터의 데이터를 메모리 컨트롤러로 리피팅하도록 하는 명령-을 포함하는 커맨드/어드레스 신호(621,RDr)를 제1 커맨드/어드레스 버스(521)를 통하여 메모리 소자 M11(520)로 제공한다.
커맨드/어드레스 신호(601, 621)는 소정 시간-메모리 모듈 MD0(500)의 메모리 소자 M11(520)의 CA 리피터(750, 도 7참조) 레이턴시- 후에 메모리 소자 M11(520)의 리피터(750)에 의해리드라이브되어 내부 커맨드/어드레스 신호(603, 623)로서 출력된다. 내부 커맨드/어드레스 신호(603, 623)는 내부 커맨드/어드레스 버스(513,523)를 통하여 메모리 소자 M12(510)및 M13530)로 재전송된다.
또한, 메모리 컨트롤러(590)는 커맨드/어드레스 클럭 신호(CACLK)에 동기된 쓰기 명령을 포함하는 커맨드/어드레스 신호(605) 또는 읽기 명령을 포함하는 커맨드/어드레스 신호(625)를 제2 커맨드/어드레스 버스(571)를 통하여 메모리 소자 M21(570)로 제공한다.
쓰기 커맨드/어드레스 신호(605) 또는 읽기 커맨드/어드레스 신호(625)는 소정 시간-메모리 모듈 MD1(550)의 메모리 소자 M21(570)의 CA 리피터(750, 도 7참조) 레이턴시- 후에 메모리 소자 M21(570)의 리피터를 통해 내부 커맨드/어드레스 신호(607, 626)로서 출력된다. 내부 커맨드/어드레스 신호(607, 626)는 내부 커맨드/어드레스 버스(563,573)를 통하여 메모리 소자 M22(560) 및 M23(580))로 재전송된다.
쓰기 커맨드/어드레스 신호(605)는 쓰기 명령 및 어드레스 정보를 포함하는 패킷 구조를 가질 수 있으며,읽기 커맨드/어드레스 신호(625)는 읽기 명령 및 어드레스 정보를 포함하는 패킷 구조를 가질 수 있다.
상기 커맨드/어드레스 신호(601, 603)의 메모리 모듈 MD1로의 쓰기 지시 명령은 메모리 소자 M11(520) 내의 DQ 리피터(780)를 액티브시키기 위한 DQ 리피터 제어 신호(미도시)로 사용될 수 있다.
상기 DQ 리피터 제어신호에 응답하여 메모리 소자 M11(520), M12(510) 및/또는 M13(530) 내의 DQ 리피터(780)가 액티브되어 메모리 모듈 MD0의 메모리 소자 M11(520), M12(510), M13(530)에 각각 입력된 쓰기 데이터 WRD1,WRD2,WRD3은 각각 메모리 소자 M11(520), M12(510), M13(530)의 Y0 핀으로 출력되어 메모리 모듈 MD1의 메모리 소자 M21(570), M22(560), M23(580)으로 리피팅된다.
여기서, 도 7의 리피터(770)는 CA 리피터(750) 및 DQ 리피터(780)를 포함하지만, 하나의 리피터로도 구성할 수도 있음은 물론이다.
쓰기 동작시, 메모리 컨트롤러(590)는 데이터 버스(522)를 통하여 쓰기 클럭(WCLK)에 동기된 쓰기 데이터 WRD1,WRD2,WRD3(611)를 각각 데이터 버스(522,512,532)를 통하여 메모리 소자 M11,M12,M13로 제공한다. 여기서, 쓰기 데이터 WRD1,WRD2,WRD3(611)들은 동시에 데이터 버스로 출력될 수도 있고, 서로 다른 타이밍에 순차적으로 출력될 수도 있다.
상기 쓰기데이터가 메모리 모듈 MD0로 제공되는 시점은 커맨드/어드레스 신호(607)가 리피터에 의해 ICA로 출력된 후 소정의 지연- 메모리 소자 M11(520) 및/ 또는 M12(510)를 통한 쓰기 동작 지연 또는 메모리 소자 M11(520) 및/또는 M13(530)을 통한 쓰기 동작 지연- 시간 후 인것이 바람직하다.
이때, 메모리 소자 M11(520)로 인가된 메모리 모듈 MD1로의 쓰기 지시 명령(WRr)을 포함하는 커맨드/어드레스 신호(601)에 기초하여 제어 신호(761)가 생성되어 입력 버퍼(462)로 제공될 수 있다.
메모리 모듈 MD1로의 쓰기 지시 명령(WRr)이 메모리 소자 M11(520), M12(520) 및 M13(530)으로 인가된 경우, 상기 제어 신호(761)에 응답하여 메모리 모듈 MD0의 데이터 버스(512, 522, 532)를 통하여 입력된 쓰기 데이터(609) WRD1, WRD2, WRD3은 메모리 소자 M11(520), M12(520) 및 M13(530) 자신의 메모리 어레이(430)에 쓰여지는 대신 메모리 소자 M11(520), M12(520) 및 M13(530)의 DQ 리피터(780)에 의해 리드라이브되어 데이터 바이패스 경로(482)를 통하여 쓰기 데이터(611) WRD1, WRD2, WRD3으로서 메모리 소자 M11(520), M12(520) 및 M13(530)의 DQ 리피터(780)의 Y0 핀으로 출력된 후, 데이터 버스(572, 562, 582)를 통하여 각각 메모리 소자 M21(570), M22(560) 및 M23(580)으로 제공된다.
각각의 메모리 소자 M21(570), M22(560) 및 M23(580)은 상기 메모리 소자 M11(520), M12(520) 및 M13(530)의 DQ 리피터(780)의 Y0 핀으로 출력된 쓰기 데이터(611) WRD1, WRD2, WRD3을 메모리 소자 M21(570)로부터 전송된 내부 커맨드/어드레스 신호(607)에 응답하여 메모리 모듈 MD1의 메모리 소자 M21(570), M22(560) 및 M23(580) 중 해당 메모리 소자에 저장한다.
읽기 동작시, 메모리 모듈 MD1의 메모리 소자들은 읽기 명령(626)을 받고 CAS LATENCY 후 각각 읽기 데이터 RDD1,RDD2,RDD3(627)를 데이터 버스(572,562,682)를 통해 메모리 모듈 MD0의 메모리 소자로 출력한다. 여기서, 읽기 데이터RDD1,RDD2,RDD3(627)는 동시에 출력될 수도 있고, 서로 다른 타이밍에 순차적으로 출력될 수도 있다.
메모리 모듈 MD0의 메모리 소자 M11(520), M12(510) 및 M13(530)은 읽기 지시 명령(RDr)에 응답하여 각각의 리피터(780)가 액티브된다. 상기 메모리 모듈 MD1(550)의 데이터 버스(572, 562, 582)로부터 출력된 읽기 데이터(627) RDD1, RDD2, RDD3은 메모리 소자 M11(520), M12(510) 및 M13(530)의 DQ 리피터(780)에 의해 리드라이브되어 데이터 바이패스 경로(482)를 통하여 데이터 버스(522, 512, 532)를 거쳐 메모리 콘트롤러(590)로 출력된다.
다음으로, 메모리 모듈 MD0(500)으로 데이터 쓰기 및 읽기 동작을 수행하는 경우를 도 5, 도 6b 및 도 7을 참조하여 설명한다.
메모리 컨트롤러(590)로부터 커맨드/어드레스 클럭 신호(CACLK)에 동기되어 쓰기 명령 및/또는 어드레스 정보를 포함하는 커맨드/어드레스 신호(651) 또는 읽기 명령 및/또는 어드레스 정보를 포함하는 커맨드/어드레스 신호(661)가 커맨드/어드레스 버스(521)를 통하여 메모리 소자 M11(520)로 입력된다.
메모리 소자 M11(520)로 입력된 커맨드/어드레스 신호(651, 661)는 도 7의 커맨드/어드레스 바이 패스 경로(454)에 상응하는 소정의 지연(M11 CA repeater latency) 시간 후 CA 리피터(750)에 의하여 리드라이브(redrive)되고, 메모리 소자 M11(520)의 ICA 버스를 통하여 커맨드/어드레스 신호(653, 663)로서 메모리 소자 M12(510)(또는 메모리 소자 M13(530))로 재전송된다.
쓰기 동작시, 메모리 컨트롤러(590)는 쓰기 레이턴시 이후에 데이터 버스(522,512,532)를 통하여 쓰기 클럭(WCLK)에 동기된 데이터 WRD1,WRD2,WRD3(655)를 각각의 메모리 소자 M11,M12 및 M13로 제공한다. 여기서, 쓰기 데이터 WRD1,WRD2,WRD3(655)들은 동시에 데이터 버스로 출력될 수도 있고, 서로 다른 타이밍에 순차적으로 출력될 수도 있다. 이때, 각 메모리 소자 M11(520), M12(510) 및 M13(530)으로 입력 버퍼(462)를 통하여 입력되는 쓰기 데이터(655) WRD1, WRD2, WRD3은 데이터 입력 레지스터(420)를 통하여 자신의 메모리 어레이(430)에 쓰여진다.
읽기 동작시, 읽기 명령을 포함한 커맨드/어드레스 신호(663)가 출력된 후 소정의 지연- 메모리 소자 M11(520) 및/또는 M12(510)를 통한 CAS(Column Address Strobe) 레이턴시 또는 메모리 소자 M11(520) 및/또는 M13(530)을 통한 CAS 레이턴시- 시간 후 읽기 데이터(665) RDD3, RDD2, RDD1이 읽혀져 데이터 버스(532, 512, 522)를 통해 메모리 콘트롤러(590)로 출력된다. 여기서, 읽기 데이터RDD3,RDD2,RDD1(665)는 동시에 출력될 수도 있고, 서로 다른 타이밍에 순차적으로 출력될 수도 있다.
도 7은 n x m 메모리 셀로 이루어진 DRAM 메모리 소자의 내부 블록의 일례를 나타낸 것으로서, 본 발명의 실시예들은 도 7에 도시된 DRAM 메모리 소자의 내부 블록 구성에 한정되지 않으며, 데이터 바이 패스 경로 및/또는 커맨드/어드레스 바이패스 경로를 가진 리피터를 구비한 메모리 소자라면 도 7의 DRAM의 내부 블록을 변형한 구조를 가진 메모리 소자에도 적용될 수도 있음은 물론이다.
한편, 데이터 READ와 WRITE는 항상 50:50의 동일한 비율로 메모리를 액세스하지 않으며 READ에 비해서 WRITE는 DRAM등에서 쓰이는 빈도가 작으므로 READ와 WRITE를 분리하여 READ나 WRITE를 따로 독립적으로 수행할 경우, DRAM 등의 용량성 부하 효과를 줄일 수 있고, 메모리 시스템의 전체 핀 수를 줄일 수 있다. READ와 WRITE를 분리할 경우 WRITE 데이터 라인은 입력만으로 사용가능 하므로 커맨드/어드레스와 함께 사용하고, 단방향성(uni-directional) 데이터 버스를 구현할 수 있다.
도 8a는 본 발명의 또 다른 실시예에 따른 쓰기 데이터 및 커맨드/어드레스가 동일한 버스를 통해 입력되는 메모리 모듈을 포함하는 메모리시스템의블록도이고, 도 9는 도 8a의 메모리 모듈로 데이터 쓰기 및 읽기 동작을 수행할 경우의 타이밍도이고, 도 10은 도 8a 내지 도 8d의 커맨드/어드레스 및 쓰기 데이터가 병합된 패킷의 구조를 나타낸 개념도이며, 도 11은 도 8a 내지 도 8d의 메모리 소자의 개략적인 내부 블록도이다. 여기서는, 메모리 소자의 데이터 포트 및 및 커맨드/어드레스 포트는 각각 8핀을 가지는 경우를 예로 들었다.
도 8a를 참조하면, 본 발명의 또 다른 실시예에 따른 메모리 시스템은 메모리 모듈(800a) 및 메모리 컨트롤러(890)를 포함한다. 도 2a의 메모리 시스템과의 차이점은 READ 데이터 버스와 WRITE 데이터 버스를 분리하고, WRITE 데이터 버스를 커맨드/어드레스 버스와 함께 사용한다는 점이다.
메모리 컨트롤러(890)의 읽기 데이터 포트(D1)은 데이터 버스(RD, 821)를 통 하여 메모리 소자(M1, 820)와 직접 연결되고, 읽기 데이터 포트(D2)은 데이터 버스(RD, 811)를 통하여 메모리 소자(M2, 810)와 직접 연결되고, 읽기 데이터 포트(D3)은 데이터 버스(RD, 831)를 통하여 메모리 소자(M3, 830)와 직접 연결된다. 도면에는 도시하지 않았지만, 읽기 클럭 버스(RCLK; 823, 813, 833)는 상기 읽기 데이터 버스(RD)와 마찬가지로 메모리 컨트롤러(890)로부터 포인트-투-포인트 연결 방식으로 메모리 소자 M1, M2 및 M3(820, 810, 830) 각각에 연결된다. 여기서, 데이터 버스(RD)는 읽기 데이터를 전송하며, 단방향(uni-directional)성을 갖는다.
메모리 컨트롤러(890)의 WR/CA 포트로부터 출력되는 쓰기 데이터 및 커맨드/어드레스 신호는 WR/CA 버스(822)를 통하여 메모리 소자 M1(820)과 직접 연결되고, 상기 쓰기 데이터 및 커맨드/어드레스 신호는 메모리 소자 M1(820) 내의 리피터(1150, 도 11 참조)에 의해 리드라이브(redrive)되어 내부 WR/CA 버스(IWR/CA; 819, 829)를 통하여 메모리 모듈(800a)내의 다른 메모리 소자들 M2(810) 및 M3(830)으로 재전송된다. 즉, 메모리 소자 M1(820)로 입력된 쓰기 데이터 및 커맨드/어드레스 신호는 메모리 모듈 내의 다른 메모리 소자들로 리피팅되어 전송된다.
여기서, 커맨드/어드레스 신호는 예를 들어, 쓰기 명령, 읽기 명령 또는 어드레스 정보를 포함한다.
쓰기 클럭 신호(WCLK)는 메모리 컨트롤러(890)로부터 쓰기 클럭 버스(WCLK; 824)를 통하여 메모리 소자 M1(820)로 제공된 후, 메모리 소자 M1(820) 내의 리피터(1150, 도 11 참조)에 의해 리드라이브(redrive)되어 내부 쓰기 클럭 버스(IWCLK; 817, 827)를 통하여 메모리 모듈(200a) 내의 다른 메모리 소자들 M2(810) 및/또는 M3(830)으로 재전송된다.
도 10을 참조하면, 쓰기 데이터 및 커맨드/어드레스 신호는 예를 들어 8개의 핀을 통해 전송되고 쓰기 명령, 읽기 명령 등의 명령어 종류를 나타내는 오퍼랜드(operand; OP3, OP2, OP1, OP1), 어드레스 정보(뱅크 어드레스 BA3~BA0 및 어드레스 A9~A0) 및 쓰기 데이터(D0~D07)를 포함하는 패킷(packet) 형태를 가질 수 있다(RFU는 장래 사용을 위해 예약된 비트들). 즉, 쓰기 데이터 및 커맨드/어드레스 신호는 쓰기데이터/커맨드/어드레스 버스(821)를 통하여 패킷형식으로 단방향(uni-directional) 전송된다. 본 실시예에서는 상기 쓰기 데이터의 버스트 길이(burst length)가 8(DQ0~DQ7)을 예시하고 있지만 이에 한정되는 것은 아니다.
이하, 메모리 모듈(800a)로 데이터 쓰기 및 읽기 동작을 수행하는 경우를 도 8a의 메모리 모듈(200a)을 예로 들어 도 9 및 도 11을 참조하여 설명한다.
도 9를 참조하면, 먼저 메모리 컨트롤러(890)로부터 쓰기 클럭 신호(WCLK)에 동기되어 쓰기 데이터(903) WRD3, WRD2, WRD1 및 커맨드/어드레스 신호(901)가 WR/CA 버스(822)를 통하여 메모리 소자 M1(820)로 입력된다. 상기 커맨드/어드레스 신호(901)는 데이터 쓰기 명령(WR), 쓰기 데이터 ) 및 어드레스 정보를 포함한다.
쓰기 동작시, 메모리 소자 M1(820)로 입력된 쓰기 데이터(903) WRD3, WRD2, WRD1 및 커맨드/어드레스 신호(901)는 메모리 소자 M1(820)내의 패킷 디코더(402)로 입력되고 이웃한 메모리 소자로 바이 패스되어 패킷 상태 그대로 도 11의 바이 패스 경로(1154)에 상응하는 소정의 지연(M1 repeater latency) 시간 후 리피터(1150)에 의하여 리드라이브(redrive)되고, ICA 버스를 통하여 커맨드/어드레스 신 호(905) 및 쓰기 데이터(907))로서 메모리 소자 M2(810및 M3(830))로 재전송된다.
쓰기 명령(WR)에 따른 쓰기 데이터(WRD)의 데이터 버스(WR/RD)로의 인가 순서는 예를 들어, 가장 나중에 쓰기 데이터(WRD)를 전달 받아야 하는 메모리 소자에는 쓰기 데이터를 가장 먼저 인가하고, 가장 먼저 쓰기 데이터를 전달 받아야 하는 메모리 소자에는 쓰기 데이터를 가장 나중에 인가할 수 있다.
읽기 동작시, 읽기 명령을 포함한 커맨드/어드레스 신호(921, 923)가 출력된 후 소정의 지연- 메모리 소자 M1(820) 및/또는 M2(810)를 통한 CAS(Column Address Strobe) 레이턴시 또는 메모리 소자 M1(820) 및/또는 M3(830)을 통한 CAS 레이턴시- 시간 후 읽기 데이터(925) RDD3, RDD2, RDD1가 각각 데이터 버스(831, 821, 811)를 통하여 메모리 콘트롤러로 출력된다. 여기서, 읽기 데이터RDD3,RDD2,RDD1(925)는 동시에 출력될 수도 있고, 서로 다른 타이밍에 순차적으로 출력될 수도 있다.
도 8b는 본 발명의 또 다른 실시예에 따른 동일한 버스로 쓰기 데이터 및 커맨드/어드레스가 입력되는 메모리 모듈로 구성된 메모리 시스템을 나타낸 블록도이다.
도 8b를 참조하면, 본 발명의 또 다른 실시예에 따른 메모리시스템은 메모리 소자 M1 내지 M5로 이루어진 메모리 모듈(800b) 및 메모리 컨트롤러(890)를 포함한다.
메모리 컨트롤러(890)의 데이터 포트(D1, D2, D3, D4, D5)은 각각의 데이터 버스(821, 811, 831, 841, 851)를 통하여 각 메모리 소자 M1(820), M2(810), M3(830), M4(840) 및 M5(850)와 포인트-투-포인트 연결 방식으로 직접 연결된다. 도면에는 도시하지 않았지만, 읽기 클럭 버스(RCLK; 823, 813, 833, 843, 853)는 상기 데이터 버스(RD)와 마찬가지로 메모리 컨트롤러(890)로부터 포인트-투-포인트 연결 방식으로 메모리 소자 M1, M2, M3, M4 및 M5(820, 810, 830, 840, 850) 각각에 연결된다.
쓰기 데이터 및 커맨드/어드레스 신호는 메모리 소자 M1(820) 내의 리피터(1150)에 의해 리드라이브(redrive)되어 메모리 모듈(800b) 내의 다른 메모리 소자 M2(810), M3(830), M4(840) 및/또는 M5(850)로 재전송된다.
구체적으로, 메모리 컨트롤러(890)의 WR/CA 핀으로부터 출력되는 쓰기 데이터 및 커맨드/어드레스 신호는 WR/CA 버스(822)를 통하여 메모리 소자 M1(820)과 직접 연결되고, 상기 쓰기 데이터 및 커맨드/어드레스 신호는 메모리 소자 M1(820) 내의 리피터(1150)에 의해 리드라이브(redrive)되어 IWR/CA 버스(819, 839, 844, 854)를 통하여 메모리 모듈(800b)내의 메모리 소자 M2(810), M3(830), M4(840) 및/또는 M5(850)로 재전송된다. 쓰기 데이터 및 커맨드/어드레스 신호는 IWR/CA 버스를 통하여 패킷형식으로 단방향(uni-directional) 전송된다.
도면 8b에서와는 달리, 쓰기 데이터 및 커맨드/어드레스 신호는 메모리 소자 M1(820) 이외의 다른 메모리 소자(M2, M3, M4 또는 M5) 중의 하나의 메모리로 입력되고 상기 하나의 메모리의 리피터에 의해 리드라이브(redrive)되어 다른 메모리 소자들로 재전송될 수도 있음은 물론이다.
쓰기 클럭 신호(WCLK)는 메모리 컨트롤러(890)로부터 쓰기 클럭 버스(WCLK; 824)를 통하여 메모리 소자 M1(820)로 제공된 후, 메모리 소자 M1(820) 내의 리피 터(1150)에 의해 리드라이브(redrive)되어 쓰기 클럭 버스(WCLK; 817, 837, 842, 852)를 통하여 메모리 모듈(800b)내의 메모리 소자 M2(810), M3(830), M4(840) 및/또는 M5(850)로 재전송된다.
도 8c는 본 발명의 또 다른 실시예에 따른 동일한 버스로 쓰기 데이터 및 커맨드/어드레스가 입력되는 메모리 모듈로 구성된 메모리 시스템을 나타낸 블록도이다.
도 8b는 메모리 소자 M1(820)은 쓰기 데이터 및 커맨드/어드레스 신호를 2개의 서로 다른 IWR/CA 버스(819, 844)를 통하여 메모리 소자 M2(810) 및 M4(840)로 재전송하며, 2개의 서로 다른 IWR/CA 버스(829, 854)를 통하여 메모리 소자 M3(830) 및 M5(850)로 재전송한다. 또한, 메모리 소자 M1(820)은 쓰기 클럭 신호(WCLK)를 2개의 서로 다른 내부 쓰기 클럭 버스(IWCLK; 817, 842)를 통하여 메모리 소자 M2(810) 및 M4(840)로 재전송하며, 2개의 서로 다른 내부 쓰기 클럭 버스(IWCLK; 827, 852)를 통하여 메모리 소자 M3(830) 및 M5(850)로 재전송한다.
도 8c에서는 메모리 소자 M1(820)은 쓰기 데이터 및 커맨드/어드레스 신호를 공통된 IWR/CA 버스(819)를 통하여 메모리 소자 M2(810) 및 M4(840)로 재전송하고, 공통된 IWR/CA 버스(829)를 통하여 메모리 소자 M3(830) 및 M5(850)로 재전송함으로써 메모리 핀수를 줄일 수 있다. 또한, 메모리 소자 M1(820)은 쓰기 클럭 신호(WCLK)를 공통된 내부 쓰기 클럭 버스(IWCLK; 817)를 통하여 메모리 소자 M2(810) 및 M4(840)로 재전송하며, 공통된 내부 쓰기 클럭 버스(IWCLK; 827)를 통하여 메모리 소자 M3(830) 및 M5(850)로 재전송함으로써 메모리 핀수를 줄일 수 있다.
즉, 메모리 소자 M1(820)은 공통된 핀을 통하여 복수의 다른 메모리 소자들로 상기 쓰기 데이터, 커맨드/어드레스 신호 및/또는 쓰기 클럭 신호(WCLK)를 재전송함으로써 메모리의 핀수를 줄일 수 있다.
도 8d는 본 발명의 또 다른 실시예에 따른 동일한 버스로 쓰기 데이터 및 커맨드/어드레스가 입력되는 메모리 모듈로 구성된 메모리 시스템을 나타낸 블록도이다.
도 8d를 참조하면, 메모리 컨트롤러(890)의 데이터 포트(D1, D2, D3, D4, D5)과 결합된 각각의 데이터 버스(821, 811, 831, 841, 851)는 각 메모리 소자 M1(820), M2(810), M3(830), M4(840) 및 M5(850)와 포인트-투-포인트 연결 방식으로 직접 연결된다. 도면에는 도시하지 않았지만, 읽기 클럭 버스(RCLK; 813, 823, 833, 843, 853)는 상기 데이터 버스(RD)와 마찬가지로 메모리 컨트롤러(890)로부터 포인트-투-포인트 연결 방식으로 메모리 소자 M2, M1, M3, M4 및 M5(210, 220, 230, 240, 250) 각각에 연결된다.
상기 도 8c의 실시예에서는, 쓰기 데이터 및 커맨드/어드레스 신호가 메모리 소자 M1(820) 내의 리피터(1150)에 의해 리드라이브(redrive)되어 메모리 모듈(800c) 내의 인접한 다른 메모리 소자 M2(810) 및/또는 M3(830)으로 재전송된 후, 다시 메모리 소자 M2(810) 및/또는 M3(830)에서 인접한 다른 메모리 소자 M4(840) 및/또는 M5(850)로 재전송된다.
구체적으로, 메모리 소자(M2)의 리피터는 메모리 소자 M1(820)에 의해 리드라이브(redrive)된 쓰기 데이터 및 커맨드/어드레스 신호를 입력받아 메모리 모듈 (800c) 내의 인접한 다른 메모리 소자 M4(840)로 재전송한다. 메모리 소자(M3)의 리피터는 메모리 소자 M1(820)에 의해 리드라이브(redrive)된 쓰기 데이터 및 커맨드/어드레스 신호를 입력받아 메모리 모듈(800c) 내의 인접한 다른 메모리 소자 M5(850)로 재전송한다.
쓰기 클럭 신호(WCLK)는 메모리 컨트롤러(890)로부터 쓰기 클럭 버스(WCLK; 823)를 통하여 메모리 소자 M1(820)로 제공된 후, 메모리 소자 M1(820) 내의 리피터(1150)에 의해 리드라이브(redrive)되어 쓰기 클럭 버스(WCLK, 817, 837)를 통하여 메모리 소자 M2(810) 및/또는 M3(830)으로 재전송된 후, 다시 메모리 소자 M2(810) 및/또는 M3(830)에서 인접한 다른 메모리 소자 M4(840) 및/또는 M5(850)로 재전송된다.
도 11은 도 8a 내지 도 8d의 메모리 소자의 개략적인 내부 블록의 일례를 나타낸 것으로서, 본 발명의 실시예들은 도 11에 도시된 DRAM 메모리 소자의 내부 블록 구성에 한정되지 않으며, 쓰기 데이터 및 커맨드/어드레스 바이패스 경로를 가진 리피터를 구비한 메모리 소자라면 도 11의 DRAM의 내부 블록을 변형한 구조를 가진 메모리 소자에도 적용될 수도 있음은 물론이다.
도 12a는 본 발명의 또 다른 실시예에 따른 쓰기 데이터 및 커맨드/어드레스가 동일한 버스로 입력되는 메모리 모듈을 나타낸 블록도이다.
도 12a를 참조하면, 도 8a와의 차이점은 메모리 모듈내의 가운데 메모리 소자가 아닌 하나의 메모리 소자에서 쓰기 데이터 및 커맨드/어드레스 신호와 쓰기 클럭(WCLK)을 입력받아 메모리 모듈내의 다른 모든 메모리 소자들에게 쓰기 데이터 및 커맨드/어드레스 신호와 쓰기 클럭(WCLK)을 재전송한다는 점이다.
구체적으로, 메모리 소자 M1(1210)은 WR/CA 버스(1211)를 통하여 메모리 컨트롤러(미도시)로부터 쓰기 데이터 및 커맨드/어드레스 신호를 입력받아 메모리 모듈내의 다른 메모리 소자들 M2(1220), M3(1230) 및 M4(1240)에게 각각 WR/CA 버스(1221, 1231, 1241)를 통하여 쓰기 데이터 및 커맨드/어드레스 신호를 재전송한다. 또한, 메모리 소자 M1(1210)은 쓰기 클럭 버스(1213)를 통하여 메모리 컨트롤러(미도시)로부터 쓰기 클럭을 입력받아 메모리 모듈내의 다른 메모리 소자들 M2(1220), M3(1230) 및 M4(1240)에게 각각 쓰기 클럭 버스(1223, 1233, 1243)를 통하여 쓰기 클럭(WCLK)을 재전송한다.
도 12b는 본 발명의 또 다른 실시예에 따른 쓰기 데이터 및 커맨드/어드레스가 동일한 버스로 입력되는 메모리 모듈을 나타낸 블록도이다.
도 12A에서는 메모리 소자 M1(1210)은 쓰기 데이터 및 커맨드/어드레스 신호를 3개의 서로 다른 IWR/CA 버스(1221, 1231, 1241)를 통하여 메모리 소자 M2(1220), M3(1230) 및 M4(1240)로 재전송한다. 또한, 메모리 소자 M1(1210)은 쓰기 클럭 신호(WCLK)를 3개의 서로 다른 내부 쓰기 클럭 버스(WCLK; 1223, 1233, 1243)를 통하여 메모리 소자 M2(1220), M3(1230) 및 M4(1240)로 재전송한다.
도 12B에서는 메모리 소자 M1(1210)은 쓰기 데이터 및 커맨드/어드레스 신호를 공통된 IWR/CA 버스(1221)를 통하여 메모리 소자 M2(1220), M3(1230) 및 M4(1240)로 재전송함으로써 메모리 핀수를 줄일 수 있다. 또한, 메모리 소자 M1(1210)은 쓰기 클럭 신호(WCLK)를 공통된 내부 쓰기 클럭 버스(WCLK; 1223)를 통 하여 메모리 소자 M2(1220), M3(1230) 및 M4(1240)로 재전송함으로써 메모리 핀수를줄일 수 있다.
즉, 메모리 소자 M1(1210)은 공통된 핀을 통하여 복수의 다른 메모리 소자들로 상기 커맨드/어드레스 신호 및/또는 쓰기 클럭 신호(WCLK)를 재전송함으로써 메모리 핀수를 줄일 수 있다.
도 13a은 본 발명의 또 다른 실시예에 따른 동일한 버스로 쓰기 데이터 및 커맨드/어드레스가 입력되는 메모리 모듈을 나타낸 블록도이다.
도 13a을 참조하면, 하나의 메모리 소자에서 2개의 메모리 소자로 쓰기 데이터 및 커맨드/어드레스 신호와 쓰기 클럭(WCLK)을 재전송한다는 점은 도 8a와 유사하지만, 도 8a와의 차이점은 9개의 메모리 소자들 중 1, 3, 5, 7번째 메모리 소자(M1, M3, M5, M7)의 리피터(1150, 도 11참조)를 활성화시켜 쓰기 데이터, 커맨드/어드레스 신호 및 쓰기 클럭(WCLK)을 일방향으로 재전송한다는 점이다.
구체적으로, 메모리 소자 M1(1310)은 WR/CA 버스(1311)를 통하여 메모리 컨트롤러(미도시)로부터 쓰기 데이터 및 커맨드/어드레스 신호를 입력받아 메모리 모듈(1300) 내의 다른 메모리 소자들 M2(1320) 및 M3(1330)에게 2개의 다른 IWR/CA 버스(1321,1331)를 통하여 쓰기 데이터 및 커맨드/어드레스 신호를 재전송한다. 또한, 메모리 소자 M3(1330)은 IWR/CA 버스(1331)를 통하여 메모리 소자 M1(1310)로부터 전송받은 쓰기 데이터 및 커맨드/어드레스 신호를 메모리 모듈(1300) 내의 다른 메모리 소자들 M4(1340) 및 M5(1350)에게 2개의 다른 IWR/CA 버스(1341, 1351)를 통하여 재전송한다. 계속하여 마찬가지방식으로 메모리 소자 M5(1350) 및 메모 리 소자 M7(1370)에 의해 메모리 컨트롤러(미도시)로부터 재전송받은 쓰기 데이터 및 커맨드/어드레스 신호는 2개의 다른 메모리 소자 M8(1380) 및 M9(1390)까지 재전송된다.
도 13b은 본 발명의 또 다른 실시예에 따른 동일한 버스로 쓰기 데이터 및 커맨드/어드레스가 입력되는 메모리 모듈을 나타낸 블록도이다.
도 13b에서는, 메모리 소자 M1(1310)은 쓰기 데이터 및 커맨드/어드레스 신호를 메모리 모듈(1300b) 내의 다른 메모리 소자들 M2(1320) 및 M3(1330)에게 공통된 IWR/CA 버스(1321)를 통하여 전송함으로써 메모리의 핀수를 줄일 수 있다. 또한, 메모리 소자 M3(1330)은 메모리 소자 M1(1310)로부터 전송받은 쓰기 데이터 및 커맨드/어드레스 신호를 메모리 모듈(1300b) 내의 다른 메모리 소자들 M4(1340) 및 M5(1350)에게 공통된 IWR/CA 버스(1341)를 통하여 재전송함으로써 메모리 핀수를 줄일 수 있다. 계속하여 마찬가지방식으로 메모리 소자 M5(1350) 및 메모리 소자 M7(1370)은 재전송 받은 쓰기 데이터 및 커맨드/어드레스 신호는 각각 공통된 IWR/CA 버스(1361, 1381)를 통하여 메모리 소자 M8(1380) 및 M9(1390)까지 재전송함으로써 메모리 핀수를 줄일 수 있다.
또한, 도 13b의 메모리 모듈(1300b)에서는 마찬가지 방식으로 쓰기 클럭(WCLK)을 공통된 내부 쓰기 클럭 버스(1323, 1343, 1363, 1383)를 통하여 하나의 메모리 소자에서 다른 메모리 소자들로 재전송함으로써 메모리 핀수를 줄일 수 있다.
즉, 메모리 소자 M1(1310), M3(1330), M5(1350) 및 M7(1370)은 공통된 핀을 통하여 다른 메모리 소자들로 상기 커맨드/어드레스 신호 및/또는 쓰기 클럭 신호(WCLK)를 재전송함으로써 메모리 핀수를 줄일 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 하나의 버스로 입력되는 쓰기 데이터 및 커맨드/어드레스를 가진 메모리 모듈을 나타낸 블록도이다.
도 14를 참조하면, 4개의 메모리 소자로 이루어진 메모리 모듈(1500)의 1 번째 메모리 소자 M1(1510)은 메모리 컨트롤러(미도시)로부터 각각 쓰기 클럭 버스(WCLK, 1613) 및 WR/CA 버스(1611)를 통하여 쓰기 클럭(WCLK)과 쓰기 데이터 및 커맨드/어드레스 신호를 입력받아 메모리 모듈(1500) 내의 인접하는 다른 메모리 소자 M2(1520)에게 쓰기 클럭(WCLK)과 쓰기 데이터 및 커맨드/어드레스 신호를 재전송한다. 따라서, 메모리 컨트롤러(미도시)로부터 입력된 쓰기 데이터, 커맨드/어드레스 신호 및 쓰기 클럭(WCLK)은 1, 2, 3, 4 번째 메모리 소자 M1(1510), M2(1520), M3(1530) 및 M4(1540)로 일방향으로 직렬로 재전송된다.
도 15는 본 발명의 또 다른 실시예에 따른 동일한 버스로 쓰기 데이터 및 커맨드/어드레스가 입력되는 메모리 모듈을 나타낸 블록도이다.
도 15를 참조하면, 8개의 메모리 소자로 이루어진 메모리 모듈(1400)의 1, 5 번째 메모리 소자 M1(1410) 및 M5(1450)는 메모리 컨트롤러(미도시)로부터 각각 쓰기 클럭(WCLK)과 쓰기 데이터 및 커맨드/어드레스 신호를 입력받아 메모리 모듈(1400) 내의 인접하는 다른 메모리 소자 M2(1420) 및 M6(1460)에게 쓰기 클럭(WCLK)과 쓰기 데이터 및 커맨드/어드레스 신호를 재전송한다.
따라서, 메모리 컨트롤러(미도시)로부터 입력된 쓰기 데이터, 커맨드/어드레 스 신호 및 쓰기 클럭(WCLK)은 1, 2, 3, 4 번째 메모리 소자 M1(1410), M2(1420), M3(1430) 및 M4(1440)로 일방향으로 직렬로 재전송되며, 5, 6, 7, 8 번째 메모리 소자 M5(1450), M6(1460), M7(1470) 및 M8(1480)로 일방향으로 재전송된다.
도 16은 본 발명의 또 다른 실시예에 따른 스택 구조 메모리 소자들로 구성된 메모리 모듈들 나타낸 블록도이다. 도 16은 READ 데이터 버스와 WRITE 데이터 버스를 분리하고 WRITE 데이터 버스를 커맨드/어드레스 버스와 함께 사용하는 방식의 메모리 시스템을 다이 스택(die stack) 또는 패키지 스택(package stack)에 적용한 경우를 나타낸다.
도 16을 참조하면, 메모리 모듈(1650)상의 첫번째 스택 메모리 소자 중 밑에 위치한 제1 메모리 소자(1620)는 메모리 컨트롤러(미도시)로부터 WR/CA 버스(1611)를 통하여 커맨드/어드레스 및 쓰기 데이터 신호를 전송받아 상부의 제2 메모리 소자(1610)에 재전송한다. 또한 제1 메모리 소자(1620)은 메모리 모듈 상의 내부 WR/CA 버스(미도시)를 통하여 인접한 스택 메모리 소자 중 밑에 위치한 제3 메모리 소자(1640)로 커맨드/어드레스 및 쓰기 데이터신호를 재전송한다. 제3 메모리 소자(1640)은 상기 커맨드/어드레스 및 쓰기 데이터 신호를 전송받아 상부의 제4 메모리 소자(1630)으로 재전송한다.
마찬가지로 방식으로 쓰기 클럭 신호(WCLK)도 제1 내지 제4 메모리 소자(1620, 1610, 1640, 1630)로 전송된다. 구체적으로, 제1 메모리 소자(1620)는 메모리 컨트롤러(미도시)로부터 WCLK 버스(1613)를 통하여 쓰기 클럭 신호(WCLK)를 전송받아 상부의 제2 메모리 소자(1610)에 재전송한다. 또한, 제1 메모리 소자(1620) 은 메모리 모듈 상의 내부 쓰기 클럭 버스(IWCLK; 미도시)를 통하여 인접한 스택 메모리 소자 중 밑에 위치한 제3 메모리 소자(1640)로 쓰기 클럭 신호(WCLK)를 재전송한다. 제3 메모리 소자(1640)은 상기 쓰기 클럭 신호(WCLK)를 전송받아 상부의 제4 메모리 소자(1630)으로 재전송한다.
상부의 제2 및 제4 메모리 소자(1610, 1630)로부터 읽혀진 데이터는 읽기 클럭 신호(RCLK, 1614)에 응답하여 각각 제1 및 제4 메모리 소자(1620, 1640)으로 재전송되어 각각 데이터 버스(RD, 1612, 1632)를 통하여 메모리 컨트롤러(미도시)로 출력된다.
상기 도 16에 사용되는 메모리 소자는 도 11에 도시된 메모리 소자의 내부 블록을 사용할 수 있다.
상기와 같은 메모리 모듈 및 메모리 시스템에 따르면, 메모리 컨트롤러와 메모리 모듈 내의 복수의 메모리 소자들간을 포인트-투-포인트 연결하고, 메모리 소자 자체 내에 리피터를 설치한다. 메모리 컨트롤러에서 커맨드/어드레스 신호를 메모리 모듈 내의 모든 메모리 소자로 제공하는 대신 특정 메모리 소자로 제공하고, 상기 특정 메모리 소자는 상기 커맨드/어드레스 신호를 메모리 모듈내의 다른 메모리 소자들로 재전송한다. 그 결과, 종래 커맨드/어드레스 신호들로 인한 용량성 부하 효과를 감소시킬 수 있다. 따라서, 수 GHz 이상의 동작 클럭 주파수를 가지는 메모리 시스템에 적용할 경우 원하는 신호 보전성(SI; Signal Integrity)을 얻을 수 있다.
또한, 커맨드/어드레스 버스와 쓰기 데이터 버스를 하나의 버스로 병합(merge) 함으로써 메모리의 핀 수를 줄일 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (36)

  1. 제1 내지 제N(N은 2 이상의 정수) 메모리 소자;
    쓰기 데이터 및 커맨드/어드레스 신호를 전송하며, 상기 제1 내지 제N 메모리 소자 중의 적어도 하나의 메모리 소자와 접속된 커맨드/어드레스 포트; 및
    상기 제1 내지 제N 메모리 소자와 각각 연결되며, 읽기 데이터를 출력하는 N 개의 데이터 포트를 포함하되,
    상기 커맨드/어드레스 포트와 접속된 제K(K는 1 이상 N 이하의 정수) 메모리 소자는 적어도 하나의 다른 메모리 소자로 내부 커맨드/어드레스 버스를 통하여 상기 쓰기 데이터 및 커맨드/어드레스 신호를 재전송하는 것을 특징으로 하는 메모리 모듈 장치.
  2. 제1항에 있어서, 상기 제K 메모리 소자는 상기 커맨드/어드레스 신호를 적어도 하나의 다른 메모리 소자로 재전송하는 리피터(repeater)를 포함하는 것을 특징으로 하는 메모리 모듈 장치.
  3. 제1항에 있어서, 상기 커맨드/어드레스 신호는 읽기 커맨드, 쓰기 커맨드, 어드레스 정보 중의 적어도 하나를 포함하고, 상기 커맨드/어드레스 신호는 패킷 데이터를 구성하는 것을 특징으로 하는 메모리 모듈 장치.
  4. 제1항에 있어서, 메모리 컨트롤러와 상기 제1 내지 제N 메모리 소자들은 N 개의 데이터 버스를 통하여 포인트-투-포인트(point-to-point) 결합된 것을 특징으로 하는 메모리 모듈 장치.
  5. 제1항에 있어서, 상기 제K 메모리 소자는 상기 제1 내지 제N 메모리 소자 중 가운데에 배치되는 것을 특징으로 하는 메모리 모듈 장치.
  6. 제5항에 있어서, 상기 제K 메모리 소자는 상기 커맨드/어드레스 버스를 통하여 입력된 상기 쓰기 데이터 및 상기 커맨드/어드레스 신호를 상기 제K 메모리 소자의 양쪽에 배치된 메모리 소자들로 재전송하는 것을 특징으로 하는 메모리 모듈 장치.
  7. 제6항에 있어서, 상기 제K 메모리 소자의 양쪽에 배치된 각 메모리 소자는 상기 제K 메모리 소자로부터 전송받은 쓰기 데이터 및 커맨드/어드레스 신호를 상기 제K 메모리 소자를 제외한 다른 메모리 소자로 재전송하는 것을 특징으로 하는 메모리 모듈 장치.
  8. 제1항에 있어서, 상기 제K 메모리 소자는 상기 제1 내지 제N 메모리 소자 중 한쪽 단부에 배치되는 것을 특징으로 하는 메모리 모듈 장치.
  9. 제8항에 있어서, 상기 제K 메모리 소자는 상기 커맨드/어드레스 버스를 통하 여 입력된 상기 쓰기 데이터 및 상기 커맨드/어드레스 신호를 상기 제1 내지 제N 메모리 소자 중 나머지 메모리 소자들로 재전송하는 것을 특징으로 하는 메모리 모듈 장치.
  10. 제8항에 있어서, 상기 제K 메모리 소자는 상기 커맨드/어드레스 버스를 통하여 입력된 상기 쓰기 데이터 및 상기 커맨드/어드레스 신호를 상기 제K 메모리 소자에 가장 인접한 메모리 소자로 재전송하는 것을 특징으로 하는 메모리 모듈 장치.
  11. 제8항에 있어서, 상기 제K 메모리 소자는 상기 커맨드/어드레스 버스를 통하여 입력된 상기 쓰기 데이터 및 상기 커맨드/어드레스 신호를 상기 제K 메모리 소자에 가장 인접한 2개의 메모리 소자들로 재전송하는 것을 특징으로 하는 메모리 모듈 장치.
  12. 제1항에 있어서, 상기 커맨드/어드레스 버스를 통하여 쓰기 클럭에 동기된 상기 쓰기 데이터 및 상기 커맨드/어드레스 신호를 상기 제K 메모리 소자로 제공하고, 상기 N 개의 데이터 버스를 통하여 상기 제1 내지 제N 메모리 소자로부터 상기 읽기 데이터를 읽어들이는 메모리 컨트롤러를 더 포함하는 메모리 모듈 장치.
  13. 제12항에 있어서, 상기 메모리 컨트롤러는 가장 나중에 상기 쓰기 데이터를 전달받는 메모리 소자에 상응하는 상기 쓰기 데이터는 가장 먼저 상기 커맨드/어드레스 버스로 인가하고, 가장 먼저 쓰기 데이터를 전달받는 메모리 소자에 상응하는 쓰기 데이터는 가장 나중에 상기 커맨드/어드레스 버스로 인가하여 상기 쓰기 데이터를 직렬로 상기 커맨드/어드레스 버스로 인가하는 것을 특징으로 하는 메모리 모듈 장치.
  14. 제1항에 있어서, 상기 제K 메모리 소자는 공통된 핀을 통하여 상기 제1 내지 제N 메모리 소자 중의 복수의 다른 메모리 소자들로 상기 쓰기 데이터 및 상기 커맨드/어드레스 신호를 재전송하는 것을 특징으로 하는 메모리 모듈 장치.
  15. 제1 내지 제N(N은 2 이상의 정수) 메모리 소자;
    커맨드/어드레스 신호를 전송하며, 상기 제1 내지 제N 메모리 소자 중의 적어도 하나의 메모리 소자와 접속된 커맨드/어드레스 포트; 및
    상기 제1 내지 제N 메모리 소자와 각각 결합된 N 개의 데이터 포트를 포함하되,
    상기 커맨드/어드레스 포트와 접속된 제K(K는 1 이상 N 이하의 정수) 메모리 소자는 적어도 하나의 다른 메모리 소자로 내부 커맨드/어드레스 버스를 통하여 상기 커맨드/어드레스 신호를 재전송하는 것을 특징으로 하는 메모리 모듈 장치.
  16. 제15항에 있어서, 상기 제K 메모리 소자는
    상기 커맨드/어드레스 포트를 통하여 입력된 상기 커맨드/어드레스 신호를 상기 제1 내지 제N 메모리 소자 중의 적어도 하나의 다른 메모리 소자로 재전송하는 리피터(repeater)를 포함하는 것을 특징으로 하는 메모리 모듈 장치.
  17. 제15항에 있어서, 메모리 컨트롤러와 상기 제1 내지 제N 메모리 소자들은 N 개의 데이터 버스를 통하여 포인트-투-포인트(point-to-point) 결합된 것을 특징으로 하는 메모리 모듈 장치.
  18. 제15항에 있어서, 상기 커맨드/어드레스 신호는 읽기 커맨드, 쓰기 커맨드 및 어드레스 정보 중의 적어도 하나를 포함하는 패킷 데이터인 것을 특징으로 하는 메모리 모듈 장치.
  19. 제15항에 있어서, 상기 제K 메모리 소자는 상기 제1 내지 제N 메모리 소자 중 가운데에 배치되는 것을 특징으로 하는 메모리 모듈 장치.
  20. 제19항에 있어서, 상기 제K 메모리 소자는 상기 커맨드/어드레스 포트를 통하여 입력된 상기 커맨드/어드레스 신호를 상기 제K 메모리 소자의 양쪽에 배치된 메모리 소자들로 재전송하는 것을 특징으로 하는 메모리 모듈 장치.
  21. 제20항에 있어서, 상기 제K 메모리 소자의 양쪽에 배치된 각 메모리 소자는 상기 제K 메모리 소자로부터 전송받은 커맨드/어드레스 신호를 상기 제K 메모리 소자를 제외한 다른 메모리 소자로 재전송하는 것을 특징으로 하는 메모리 모듈 장치.
  22. 제15항에 있어서, 상기 제K 메모리 소자는 상기 제1 내지 제N 메모리 소자 중 한쪽 단부에 배치되는 것을 특징으로 하는 메모리 모듈 장치.
  23. 제22항에 있어서, 상기 제K 메모리 소자는 상기 커맨드/어드레스 버스를 통하여 입력된 상기 커맨드/어드레스 신호를 상기 제1 내지 제N 메모리 소자 중 나머지 메모리 소자들로 재전송하는 것을 특징으로 하는 메모리 모듈 장치.
  24. 제22항에 있어서, 상기 제K 메모리 소자는 상기 커맨드/어드레스 포트를 통하여 입력된 상기 커맨드/어드레스 신호를 상기 제K 메모리 소자에 가장 인접한 메모리 소자로 재전송하는 것을 특징으로 하는 메모리 모듈 장치.
  25. 제22항에 있어서, 상기 제K 메모리 소자는 상기 커맨드/어드레스 포트를 통하여 입력된 상기 커맨드/어드레스 신호를 상기 제K 메모리 소자에 가장 인접한 2개의 메모리 소자들로 재전송하는 것을 특징으로 하는 메모리 모듈 장치.
  26. 제15항에 있어서, 상기 제K 메모리 소자는 공통된 핀을 통하여 상기 제1 내지 제N 메모리 소자 중의 복수의 다른 메모리 소자들로 상기 커맨드/어드레스 신호를 재전송하는 것을 특징으로 하는 메모리 모듈 장치.
  27. 제15항에 있어서, 상기 커맨드/어드레스 포트를 통하여 쓰기 클럭에 동기된 상기 커맨드/어드레스 신호를 상기 제K 메모리 소자로 제공하고, 상기 N 개의 데이터 포트를 통하여 상기 제1 내지 제N 메모리 소자와 결합된 메모리 컨트롤러를 더 포함하는 메모리 모듈 장치.
  28. 제1 내지 제N(N은 2 이상의 정수) 메모리 소자를 포함하는 제1 메모리 모듈;
    제1 커맨드/어드레스 신호를 전송하고, 상기 제1 내지 제N 메모리 소자 중의 적어도 하나의 메모리 소자와 접속된 제1 커맨드/어드레스 버스;
    상기 제1 내지 제N 메모리 소자에 대응되는 N 개의 메모리 소자들을 포함하는 제2 메모리 모듈;
    제2 커맨드/어드레스 신호를 전송하고, 상기 제 2 메모리 모듈의 N 개의 메모리 소자 중의 적어도 하나의 메모리 소자와 접속된 제2 커맨드/어드레스 버스; 및
    상기 제1 메모리 모듈상의 N개의 메모리 소자와 대응되는 상기 제2 메모리 모듈상의 N개의 메모리 소자 각각에 N 개의 데이터 버스를 포함하되,
    상기 제1 커맨드/어드레스 버스와 접속된 제K1(K1은 1 이상 N 이하의 정수) 메모리 소자는 상기 제1 메모리 모듈의 적어도 하나의 다른 메모리 소자로 제1 내부 커맨드/어드레스 버스를 통하여 상기 제1 커맨드/어드레스 신호를 재전송하고, 상기 제2 커맨드/어드레스 버스와 접속된 제K2 메모리 소자는 상기 제2 메모리 모듈 내의 적어도 하나의 다른 메모리 소자로 제2 내부 커맨드/어드레스 버스를 통하여 상기 제2 커맨드/어드레스 신호를 재전송하는 것을 특징으로 하는 메모리 모듈 장치.
  29. 제28항에 있어서, 상기 제K1 메모리 소자는
    상기 제1 커맨드/어드레스 버스를 통하여 입력된 상기 제1 커맨드/어드레스 신호를 상기 제1 내지 제N 메모리 소자 중의 적어도 하나의 다른 메모리 소자로 재전송하고, 상기 N 개의 데이터 버스 중의 하나를 통하여 입력된 데이터를 상기 제2 메모리 모듈의 대응되는 메모리 소자로 재전송하는 리피터를 포함하는 것을 특징으로 하는 메모리 모듈 장치.
  30. 제29항에 있어서, 상기 리피터는 상기 커맨드/어드레스 버스를 통하여 입력된 상기 커맨드/어드레스 신호를 상기 제1 내지 제N 메모리 소자 중의 적어도 하나의 다른 메모리 소자로 재전송하는 제1 리피터(repeater)를 포함하는 것을 특징으로 하는 메모리 모듈 장치.
  31. 제30항에 있어서, 상기 리피터는
    상기 N 개의 데이터 버스 중의 하나를 통하여 입력된 데이터를 상기 제2 메모리 모듈의 대응되는 메모리 소자로 재전송하는 제2 리피터(repeater)를 포함하는 것을 특징으로 하는 메모리 모듈 장치.
  32. 제28항에 있어서, 상기 제1 메모리 모듈의 각 메모리 소자는 상기 제2 메모리 모듈의 대응되는 메모리 소자와 데이지 체인으로 연결된 것을 특징으로 하는 메모리 모듈 장치.
  33. 제28항에 있어서, 메모리 컨트롤러와 상기 제1 내지 제N 메모리 소자는 상기 제1 커맨드/어드레스 버스를 통하여 포인트-투-포인트(point-to-point) 결합되고, 상기 메모리 컨트롤러와 상기 제2 메모리 모듈내의 상기 N개의 메모리 소자들은 상기 제2 커맨드/어드레스 버스를 통하여 포인트-투-포인트(point-to-point) 결합된 것을 특징으로 하는 메모리 모듈 장치.
  34. 제28항에 있어서, 메모리 컨트롤러와 상기 제1 내지 제N 메모리 소자들은 상기 N 개의 데이터 버스를 통하여 포인트-투-포인트(point-to-point) 결합된 것을 특징으로 하는 메모리 모듈 장치.
  35. 제28항에 있어서, 상기 제1 또는 제2 커맨드/어드레스 신호는 각각 읽기 커맨드, 쓰기 커맨드, 어드레스 정보 중의 적어도 하나를 포함하는 패킷 데이터인 것을 특징으로 하는 메모리 모듈 장치.
  36. 제28항에 있어서, 상기 제1 커맨드/어드레스 버스를 통하여 상기 제1 커맨드/어드레스 신호를 상기 제K1 메모리 소자로 제공하고, 상기 제2 커맨드/어드레스 버스를 통하여 상기 제2 커맨드/어드레스 신호를 상기 제K2 메모리 소자로 제공하고, 상기 N 개의 데이터 버스를 통하여 상기 제1 내지 제N 메모리 소자로부터 데이터를 읽어들이는 메모리 컨트롤러를 더 포함하는 메모리 모듈 장치.
KR1020050042789A 2005-05-21 2005-05-21 메모리 모듈 장치 KR101048380B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020050042789A KR101048380B1 (ko) 2005-05-21 2005-05-21 메모리 모듈 장치
US11/379,345 US7463535B2 (en) 2005-05-21 2006-04-19 Memory modules and memory systems having the same
TW095114229A TWI399756B (zh) 2005-05-21 2006-04-21 記憶體模組及具有該模組之記憶體系統
US12/330,351 US7965530B2 (en) 2005-05-21 2008-12-08 Memory modules and memory systems having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050042789A KR101048380B1 (ko) 2005-05-21 2005-05-21 메모리 모듈 장치

Publications (2)

Publication Number Publication Date
KR20060119640A KR20060119640A (ko) 2006-11-24
KR101048380B1 true KR101048380B1 (ko) 2011-07-12

Family

ID=37706471

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050042789A KR101048380B1 (ko) 2005-05-21 2005-05-21 메모리 모듈 장치

Country Status (3)

Country Link
US (1) US7463535B2 (ko)
KR (1) KR101048380B1 (ko)
TW (1) TWI399756B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101048380B1 (ko) * 2005-05-21 2011-07-12 삼성전자주식회사 메모리 모듈 장치
US7965530B2 (en) * 2005-05-21 2011-06-21 Samsung Electronics Co., Ltd. Memory modules and memory systems having the same
KR100843707B1 (ko) * 2006-05-11 2008-07-04 삼성전자주식회사 데이터 입/출력포트를 갖는 반도체 메모리 장치, 이를이용한 메모리 모듈 및 메모리 시스템
US7558131B2 (en) * 2006-05-18 2009-07-07 Micron Technology, Inc. NAND system with a data write frequency greater than a command-and-address-load frequency
US7990255B2 (en) * 2006-11-02 2011-08-02 Audiovox Corporation Range extending positive repeater
US8495310B2 (en) * 2008-09-22 2013-07-23 Qimonda Ag Method and system including plural memory controllers and a memory access control bus for accessing a memory device
US8914589B2 (en) * 2008-09-22 2014-12-16 Infineon Technologies Ag Multi-port DRAM architecture for accessing different memory partitions
US8200925B2 (en) * 2008-10-31 2012-06-12 Mosaid Technologies Incorporated Data mirroring in serial-connected memory system
KR20130107841A (ko) * 2012-03-23 2013-10-02 삼성전자주식회사 메모리 시스템
US10169257B2 (en) 2015-03-06 2019-01-01 Rambus Inc. Module based data transfer
KR102517344B1 (ko) * 2017-12-20 2023-04-03 삼성전자주식회사 병렬 처리 시스템 및 그 동작 방법
US10949117B2 (en) * 2018-09-24 2021-03-16 Micron Technology, Inc. Direct data transfer in memory and between devices of a memory module

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050090256A (ko) * 2004-03-08 2005-09-13 삼성전자주식회사 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를포함하는 메모리 시스템
KR20060119640A (ko) * 2005-05-21 2006-11-24 삼성전자주식회사 메모리 모듈 장치 및 이를 가지는 메모리 시스템

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5590078A (en) * 1994-10-07 1996-12-31 Mukesh Chatter Method of and apparatus for improved dynamic random access memory (DRAM) providing increased data bandwidth and addressing range for current DRAM devices and/or equivalent bandwidth and addressing range for smaller DRAM devices
US6088774A (en) * 1996-09-20 2000-07-11 Advanced Memory International, Inc. Read/write timing for maximum utilization of bidirectional read/write bus
US5870350A (en) * 1997-05-21 1999-02-09 International Business Machines Corporation High performance, high bandwidth memory bus architecture utilizing SDRAMs
US6330627B1 (en) * 1998-01-20 2001-12-11 Kabushiki Kaisha Toshiba System for fast data transfer between memory modules and controller using two clock lines each having a go line portion and a return line portion
JP3727778B2 (ja) * 1998-05-07 2005-12-14 株式会社東芝 データ高速転送同期システム及びデータ高速転送同期方法
US7200024B2 (en) * 2002-08-02 2007-04-03 Micron Technology, Inc. System and method for optically interconnecting memory devices
US7102907B2 (en) * 2002-09-09 2006-09-05 Micron Technology, Inc. Wavelength division multiplexed memory module, memory system and method
TWI252494B (en) * 2003-06-11 2006-04-01 Samsung Electronics Co Ltd Memory system with reduced pin count
KR100568108B1 (ko) 2003-06-11 2006-04-05 삼성전자주식회사 패키지 핀 수를 줄일 수 있는 메모리 장치 및 그것을포함한 정보 처리 시스템
US7180821B2 (en) * 2004-09-30 2007-02-20 Infineon Technologies Ag Memory device, memory controller and memory system having bidirectional clock lines
US7173877B2 (en) * 2004-09-30 2007-02-06 Infineon Technologies Ag Memory system with two clock lines and a memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050090256A (ko) * 2004-03-08 2005-09-13 삼성전자주식회사 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를포함하는 메모리 시스템
KR20060119640A (ko) * 2005-05-21 2006-11-24 삼성전자주식회사 메모리 모듈 장치 및 이를 가지는 메모리 시스템

Also Published As

Publication number Publication date
US20070086228A1 (en) 2007-04-19
TWI399756B (zh) 2013-06-21
KR20060119640A (ko) 2006-11-24
US7463535B2 (en) 2008-12-09
TW200703362A (en) 2007-01-16

Similar Documents

Publication Publication Date Title
KR101048380B1 (ko) 메모리 모듈 장치
US7965530B2 (en) Memory modules and memory systems having the same
US20070088903A1 (en) Memory module, memory system and method for controlling the memory system
KR100815176B1 (ko) 멀티포트 메모리 장치
KR102421153B1 (ko) Dq 핀들을 통해 연산 코드들을 수신하는 메모리 장치, 이를 포함하는 메모리 모듈, 그리고 메모리 모듈의 설정 방법
KR100518397B1 (ko) 반도체 메모리 장치 및 제어 방법
US7966446B2 (en) Memory system and method having point-to-point link
US7730254B2 (en) Memory buffer for an FB-DIMM
CN1722306B (zh) 测试存储器模块和存储器模块的中心单元的方法
KR100711100B1 (ko) 메모리 모듈 및 이를 구비하는 메모리 시스템
KR20040106303A (ko) 프리페치 길이보다 짧은 버스트 길이를 갖는 메모리 시스템
KR20190022965A (ko) 메모리 시스템, 및 이를 위한 메모리 모듈과 반도체 메모리 장치
US7773448B2 (en) Semiconductor memory device
JP2008077813A (ja) マルチポートメモリ装置
US7596049B2 (en) Semiconductor memory device with a plurality of bank groups each having a plurality of banks sharing a global line group
US7668028B2 (en) Dual in-line memory module, memory test system, and method for operating the dual in-line memory module
JP2004362762A (ja) テストモードにおいて低い転送速度でデータビットを出力するｉｃメモリ装置及びその動作方法
TW201913661A (zh) 資料控制電路以及包括其的半導體記憶裝置和半導體系統
KR100438779B1 (ko) 멀티 뱅크 구조를 포함하는 동기식 반도체 메모리 장치
JP2006318456A (ja) 専用データバスおよび／またはコントロールバスを用いるメモリシステム、モジュール、コントローラおよび方法
KR100842757B1 (ko) 반도체 메모리 장치
US5986953A (en) Input/output circuits and methods for testing integrated circuit memory devices
US6504767B1 (en) Double data rate memory device having output data path with different number of latches
JP2004362756A (ja) 集積回路装置及びその動作方法
KR20080026726A (ko) 멀티포트 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150630

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170630

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180629

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190628

Year of fee payment: 9