KR20050090256A - 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를포함하는 메모리 시스템 - Google Patents

데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를포함하는 메모리 시스템 Download PDF

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Abstract

데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는 신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를 포함하는 메모리 시스템이 제공된다. 메모리 모듈은 반도체 메모리 장치 및 제2 종단 저항부를 구비한다. 반도체 메모리 장치는 데이터 출력 버퍼, 데이터 출력 버퍼의 출력에 연결된 입력을 가지는 데이터 입력 버퍼, 커맨드/어드레스 입력 버퍼, 및 메모리 모듈 외부의 데이터 버스와 데이터 입력 버퍼의 입력 사이에 연결된 제1 종단 저항부를 포함한다. 제2 종단 저항부는 커맨드/어드레스 입력 버퍼의 입력 및 메모리 모듈 내부의 커맨드/어드레스 버스의 종단에 각각 연결된다. 데이터 입력 버퍼에 인가되는 제1 기준 전압과 커맨드/어드레스 입력 버퍼에 인가되는 제2 기준 전압은 제1 및 제2 종단 저항부들의 종단 방식들에 따라 서로 다르다. 메모리 시스템은 메모리 모듈의 반도체 메모리 장치로/로부터 데이터가 입력/출력되도록 제어하는 메모리 컨트롤러를 더 포함한다. 메모리 시스템은 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는 신호의 충실도(integrity)를 향상시킬 수 있고 전력 소모를 감소시킬 수 있다.

Description

데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는 신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를 포함하는 메모리 시스템{Memory module capable of improving the integrity of signal transferred through data bus and command/address bus, and memory system including the same}
본 발명은 메모리 시스템에 관한 것으로, 보다 상세하게는, 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는 신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를 포함하는 메모리 시스템에 관한 것이다.
디램(DRAM)과 같은 반도체 메모리 장치는 개인용 컴퓨터(personal computer) 또는 서버(server)로서 컴퓨터 시스템(computer system)에서 널리 사용된다. 반도체 메모리 장치의 고성능화 및 고용량화를 실현하기 위해, 다수의 반도체 메모리 장치들이 메모리 모듈에 탑재(mount)되어 컴퓨터 시스템에 장착(installation)된다. 이와 같은 메모리 모듈의 일례가 미국 공개 특허 공보 제 2003/0149855 호에 기재되어 있다.
도 1은 종래의 기술에 따른 메모리 시스템의 일례를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 종래의 메모리 시스템(100)은 메모리 컨트롤러(memory controller, 110), 메모리 모듈(memory module, 120), 및 종단 저항들(termination resistors)(RT11, RT12)을 포함한다. 메모리 컨트롤러(110), 메모리 모듈(120), 및 종단 저항들(RT11, RT12)은 마더 보드(mother board) 상에 배치된다.
메모리 컨트롤러(110)는 메모리 모듈(120)에 포함된 디램들(DRAMs)(DRAM1, DRAM2, ..., DRAMn)과 같은 반도체 메모리 장치로/로부터 데이터가 데이터 버스(DQBUS)를 통해 입력/출력되도록 제어하는 커맨드/어드레스 신호를 커맨드/어드레스 버스(CABUS)를 통해 반도체 메모리 장치들(DRAM1, DRAM2, ..., DRAMn)에 전송한다.
메모리 모듈(120)은 다수의 반도체 메모리 장치들(DRAM1, DRAM2, ..., DRAMn) 및 커맨드/어드레스 버퍼(command/address buffer)(CA 버퍼, 124)를 포함한다. 메모리 모듈(120)의 반도체 메모리 장치들(DRAM1, DRAM2, ..., DRAMn)은 스터브(stub)를 통해 메모리 컨트롤러(110)가 연결된 시스템 버스인 데이터 버스(data bus)(DQBUS) 및 커맨드/어드레스 버스(command/address bus)(CABUS)에 연결된다. 상기 스터브에는 SSTL(Stub Series Terminated Transceiver Logic) 방식(standard)이 사용될 수 있다.
CA 버퍼(124)는 커맨드/어드레스 버스(CABUS)를 통해 전송되는 커맨드/어드레스 신호를 버퍼링(buffering)하여 각각의 반도체 메모리 장치들(DRAM1, DRAM2, ..., DRAMn)에 제공한다.
제1 반도체 메모리 장치(DRAM1)는 데이터 출력 버퍼(data output buffer)(121), 데이터 입력 버퍼(data input buffer)(122), 및 커맨드/어드레스 입력 버퍼(command/address input buffer)(123)를 포함한다.
데이터 출력 버퍼(121)는 내부 출력 데이터(internal output data)(DOUT)를 버퍼링하여 데이터 버스(DQBUS)로 전송하며, 데이터 출력 드라이버(data output driver)라고도 한다.
데이터 입력 버퍼(122) 및 커맨드/어드레스 입력 버퍼(123)는 의사 차동 신호 전송 방식(pseudo differential signalling type)을 사용한다.
데이터 입력 버퍼(122)는 데이터 버스(DQBUS)를 통해 전송되는 입력 데이터 및 기준 전압(VREF) 상호간의 전압 차이를 증폭하여 제1 반도체 메모리 장치(DRAM1)의 메모리 셀들(memory cells)(미도시)에 기입(write)될 내부 입력 데이터(DIN)를 발생한다. 상기 기준 전압(VREF)의 레벨(level)은, 예를 들어, 전원 전압(VDDQ)/2 일 수 있다.
커맨드/어드레스 입력 버퍼(123)는 CA 버퍼(124)를 통해 전송되는 커맨드/어드레스 신호 및 기준 전압(VREF) 상호간의 전압 차이를 증폭하여 제1 반도체 메모리 장치(DRAM1)의 기입 동작(write operation)의 제어 또는 독출 동작(read operation)의 제어에 사용되는 내부 커맨드/어드레스 신호(CAI)를 발생한다.
제1 반도체 메모리 장치(DRAM1)를 제외한 나머지 반도체 메모리 장치들(DRAM2, ..., DRAMn)도 제1 반도체 메모리 장치(DRAM1)의 구성 요소와 동일한 구성 요소를 가지므로, 그것에 대한 설명은 전술한 제1 반도체 메모리 장치(DRAM1)의 설명이 참조된다.
종단 저항들(RT11, RT12)은 병렬 종단 방식(parallel termination type)으로 구현되며 일단에 종단 전압(termination voltage)(VT1)이 인가된다. 종단 저항들(RT11, RT12)은 데이터 버스(DQBUS) 및 커맨드/어드레스 버스(CABUS)를 통해 전송되는 신호들의 신호 충실도(signal integrity)를 향상시키기 위해(즉, 데이터 버스(DQBUS) 및 커맨드/어드레스 버스(CABUS)를 통해 전송되는 신호의 반사(reflection)를 방지하기 위하여), 상기 버스들(DQBUS, CABUS)의 종단에 연결된다.
한편, 커맨드/어드레스 버스(CABUS)를 통해 전송되는 신호는 데이터 버스(DQBUS)를 통해 전송되는 신호 보다 낮은 속도로 동작한다. 따라서, 커맨드/어드레스 신호의 반사를 방지하기 위한 종단 저항(R12)은 마더 보드 상에만 배치되며 메모리 모듈 상에는 배치되지 않는다.
그런데, 종래의 메모리 시스템(100)에 있어서, 반도체 메모리 장치(예를 들어, DRAM1)에 포함된 데이터 출력 버퍼(121)가 독출 동작(read operation)을 수행하는 경우, 데이터 입력 버퍼(122) 및 커맨드/어드레스 입력 버퍼(123)에 공통으로 인가되는 기준 전압(VREF)에 잡음(noise)이 발생할 수 있다. 특히, 반도체 메모리 장치(예를 들어, DRAM1)의 독출 동작 속도(read operation speed)가 증가함에 따라 데이터 출력 버퍼(121)의 동작 속도도 증가하므로, 상기 기준 전압(VREF)에 발생되는 잡음은 보다 더 증가할 수 있다.
따라서, 데이터 입력 버퍼(122) 및 커맨드/어드레스 입력 버퍼(123)에 인가되는 기준 전압은 별도로(separately) 인가될 필요가 있다. 기준 전압이 별도로 인가되는 구성(configuration)을 가지는 메모리 시스템이 도 2에 도시된다.
도 2는 종래의 기술에 따른 메모리 시스템의 다른 일례를 개략적으로 나타내는 도면이다.
도 2를 참조하면, 종래의 메모리 시스템(200)은 메모리 컨트롤러(210), 메모리 모듈(220), 및 종단 저항들(RT21, RT22)을 포함한다. 메모리 컨트롤러(210), 메모리 모듈(220), 및 종단 저항들(RT21, RT22)은 마더 보드 상에 배치된다.
메모리 컨트롤러(210)는 메모리 모듈(220)에 포함된 디램들(DRAM1, DRAM2, ..., DRAMn)과 같은 반도체 메모리 장치들로/로부터 데이터가 데이터 버스(DQBUS)를 통해 입력/출력되도록 제어하는 커맨드/어드레스 신호를 커맨드/어드레스 버스(CABUS)를 통해 반도체 메모리 장치들(DRAM1, DRAM2, ..., DRAMn)에 전송한다.
메모리 모듈(220)은 다수의 반도체 메모리 장치들(DRAM1, DRAM2, ..., DRAMn) 및 커맨드/어드레스 버퍼(CA 버퍼, 224)를 포함한다. 메모리 모듈(220)의 반도체 메모리 장치들(DRAM1, DRAM2, ..., DRAMn)은 스터브를 통해 메모리 컨트롤러(210)가 연결된 시스템 버스인 데이터 버스(DQBUS) 및 커맨드/어드레스 버스(CABUS)에 연결된다. 상기 스터브에는 SSTL 방식이 사용될 수 있다.
CA 버퍼(224)는 커맨드/어드레스 버스(CABUS)를 통해 전송되는 커맨드/어드레스 신호를 버퍼링하여 각각의 반도체 메모리 장치들(DRAM1, DRAM2, ..., DRAMn)에 제공한다.
제1 반도체 메모리 장치(DRAM1)는 데이터 출력 버퍼(221), 데이터 입력 버퍼(222), 및 커맨드/어드레스 입력 버퍼(223)를 포함한다.
데이터 출력 버퍼(221)는 내부 출력 데이터(DOUT)를 버퍼링하여 데이터 버스(DQBUS)로 전송하며, 데이터 출력 드라이버라고도 한다.
데이터 입력 버퍼(222) 및 커맨드/어드레스 입력 버퍼(223)는 의사 차동 신호 전송 방식을 사용한다.
데이터 입력 버퍼(222)는 데이터 버스(DQBUS)를 통해 전송되는 입력 데이터 및 제1 기준 전압(VREF_DQ) 상호간의 전압 차이를 증폭하여 제1 반도체 메모리 장치(DRAM1)의 메모리 셀들(미도시)에 기입될 내부 입력 데이터(DIN)를 발생한다.
커맨드/어드레스 입력 버퍼(223)는 CA 버퍼(224)를 통해 전송되는 커맨드/어드레스 신호 및 제2 기준 전압(VREF_CA) 상호간의 전압 차이를 증폭하여 제1 반도체 메모리 장치(DRAM1)의 기입 동작의 제어 또는 독출 동작의 제어에 사용되는 내부 커맨드/어드레스 신호(CAI)를 발생한다.
제1 기준 전압(VREF_DQ)의 레벨 및 제2 기준 전압(VREF_CA)의 레벨은, 각각의 반도체 메모리 장치들(DRAM1, DRAM2, ..., DRAMn)이 더블 데이터 레이트 싱크로너스 디램(Double Data Rate Synchronous DRAM)인 경우, 모두 전원 전압(VDDQ)/2 일 수 있다.
제1 반도체 메모리 장치(DRAM1)를 제외한 나머지 반도체 메모리 장치들(DRAM2, ..., DRAMn)도 제1 반도체 메모리 장치(DRAM1)의 구성 요소와 동일한 구성 요소를 가지므로, 그것에 대한 설명은 전술한 제1 반도체 메모리 장치(DRAM1)의 설명이 참조된다.
종단 저항들(RT21, RT22)은 병렬 종단 방식으로 구현되며 일단에 종단 전압(VT2)이 인가된다. 종단 저항들(RT21, RT22)은 데이터 버스(DQBUS) 및 커맨드/어드레스 버스(CABUS)를 통해 전송되는 신호들의 신호 충실도를 향상시키기 위해, 상기 버스들(DQBUS, CABUS)의 종단에 연결된다.
한편, 반도체 메모리 장치의 동작 속도가 계속적으로 증가함에 따라 커맨드/어드레스 버스를 통해 전송되는 커맨드/어드레스 신호의 전송 속도도 증가될 것이 요구된다. 그런데, 종래의 메모리 시스템(200)은 마더 보드 상에 배치되는 커맨드/어드레스 버스(CABUS)의 종단에만 연결되는 종단 저항(RT22)을 가지므로, 커맨드/어드레스 버스(CABUS)를 통해 전송되는 커맨드/어드레스 신호의 전송 속도를 적절히 증가시킬 수 없다.
본 발명이 이루고자 하는 제1 기술적 과제는 커맨드/어드레스 신호와 데이터의 전송 속도들을 증가시켜 커맨드/어드레스 신호와 데이터의 신호 충실도를 향상시킬 수 있는 메모리 모듈을 제공하는 데 있다.
본 발명이 이루고자 하는 제2 기술적 과제는 상기 메모리 모듈을 포함하는 메모리 시스템을 제공하는 데 있다.
상기 제1 기술적 과제를 달성하기 위하여 본 발명에 따른 메모리 모듈은, 데이터 출력 버퍼, 상기 데이터 출력 버퍼의 출력에 연결된 입력을 가지는 데이터 입력 버퍼, 커맨드/어드레스 입력 버퍼, 및 메모리 모듈 외부의 데이터 버스와 상기 데이터 입력 버퍼의 입력 사이에 연결된 제1 종단 저항부를 포함하는 반도체 메모리 장치; 및 상기 커맨드/어드레스 입력 버퍼의 입력 및 상기 메모리 모듈 내부의 커맨드/어드레스 버스의 종단에 각각 연결된 제2 종단 저항부를 구비하며, 상기 데이터 입력 버퍼에 인가되는 제1 기준 전압과 상기 커맨드/어드레스 입력 버퍼에 인가되는 제2 기준 전압은 상기 제1 종단 저항부와 상기 제2 종단 저항부의 종단 방식들에 따라 서로 다른 것을 특징으로 한다.
바람직하기로는, 상기 메모리 모듈은 상기 메모리 모듈 외부의 커맨드/어드레스 버스를 통해 전송되는 커맨드/어드레스 신호를 버퍼링하여 상기 메모리 모듈 내부의 커맨드/어드레스 버스를 통해 상기 반도체 메모리 장치에 포함된 커맨드/어드레스 입력 버퍼에 전송하는 커맨드/어드레스 버퍼를 더 구비한다.
바람직하기로는, 상기 제1 종단 저항부는 중앙 탭 종단 방식이며 상기 메모리 모듈 외부의 데이터 버스에 연결된다.
바람직하기로는, 상기 제2 종단 저항부는 병렬 종단 방식이며 상기 메모리 모듈 내부의 커맨드/어드레스 버스에 연결된다.
바람직하기로는, 상기 제2 기준 전압의 레벨은 상기 제1 기준 전압의 레벨 보다 크다.
바람직하기로는, 상기 메모리 모듈이 상기 반도체 메모리 장치를 2개 이상 포함하는 경우, 상기 반도체 메모리 장치들에 각각 포함되는 커맨드/어드레스 입력 버퍼들은 상기 메모리 모듈 내부의 커맨드/어드레스 버스에 의해 플라이-바이 데이지 체인 형식으로 연결된다.
바람직하기로는, 상기 제1 종단 저항부의 중앙 탭 종단 방식은 일단에 전원 전압이 인가된 제1 종단 저항과, 상기 제1 종단 저항에 직렬로 연결되며 일단에 접지 전압이 인가된 제2 종단 저항을 포함한다.
바람직하기로는, 상기 제2 종단 저항부의 병렬 종단 방식은 일단에 전원 전압이 인가된 종단 저항을 포함하거나 또는 일단에 접지 전압이 인가된 종단 저항을 포함한다.
상기 제2 기술적 과제를 달성하기 위하여 본 발명에 따른 메모리 시스템은, 데이터 출력 버퍼, 상기 데이터 출력 버퍼의 출력에 연결된 입력을 가지는 데이터 입력 버퍼, 커맨드/어드레스 입력 버퍼, 및 메모리 모듈 외부의 데이터 버스와 상기 데이터 입력 버퍼의 입력 사이에 연결된 제1 종단 저항부를 포함하는 반도체 메모리 장치와, 상기 커맨드/어드레스 입력 버퍼의 입력에 연결되며 상기 메모리 모듈 내부의 커맨드/어드레스 버스의 종단에 각각 연결된 제2 종단 저항부를 포함하는 상기 메모리 모듈; 및 상기 메모리 모듈의 반도체 메모리 장치로/로부터 데이터가 입력/출력되도록 제어하는 메모리 컨트롤러를 구비하며, 상기 데이터 입력 버퍼에 인가되는 제1 기준 전압과 상기 커맨드/어드레스 입력 버퍼에 인가되는 제2 기준 전압은 상기 제1 종단 저항부 및 상기 제2 종단 저항부의 종단 방식들에 따라 서로 다른 것을 특징으로 한다.
바람직하기로는, 상기 메모리 시스템은 상기 메모리 모듈 외부에 배치되는 데이터 버스의 종단에 연결되는 병렬 종단 저항을 더 구비한다.
이러한 본 발명에 따른 메모리 모듈은 커맨드/어드레스 버스용 종단 저항을 내부에 포함하므로, 커맨드/어드레스 신호의 전송 속도를 증가시켜 커맨드/어드레스 신호의 충실도(또는 신호의 품질(quality))를 향상시킬 수 있다. 그리고, 본 발명에 따른 메모리 모듈은 내부에 데이터 버스용 종단 저항을 가지는 반도체 메모리 장치를 포함하므로, 데이터의 전송 속도를 증가시켜 데이터의 신호 충실도를 향상시킬 수 있다.
또한, 본 발명에 따른 메모리 모듈은 커맨드/어드레스 버스 및 데이터 버스에 각각 연결된 회로들에 별도의 기준 전압을 사용하므로, 커맨드/어드레스 버스의 기준 전압에 발생되는 잡음을 감소시켜 커맨드/어드레스 신호의 품질을 향상시킬 수 있다. 그리고, 본 발명에 따른 메모리 모듈은 커맨드/어드레스 버스의 종단 방식으로 중앙 탭 종단 방식(Central Tap Termination type)이 아닌 병렬 종단 방식(parallel termination type)을 사용하므로 전력 소모를 감소시킬 수 있다.
한편, 본 발명에 따른 메모리 시스템은 상기 메모리 모듈을 포함하므로 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는 신호의 충실도를 향상시킬 수 있고 전력 소모를 감소시킬 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 메모리 모듈을 포함하는 메모리 시스템을 나타내는 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(300)은 메모리 컨트롤러(310) 및 메모리 모듈(320)을 포함한다. 메모리 컨트롤러(310) 및 메모리 모듈(320)은 마더 보드 상에 배치된다.
메모리 컨트롤러(310)는 메모리 모듈(320)에 포함된 디램들(DRAM1, ..., DRAMm, ..., DRAMn)과 같은 반도체 메모리 장치들로/로부터 데이터가 데이터 버스(DQBUS)를 통해 입력/출력되도록 제어하는 커맨드/어드레스 신호를 커맨드/어드레스 버스(CABUS)를 통해 반도체 메모리 장치들(DRAM1, ..., DRAMm, ..., DRAMn)에 전송한다.
메모리 모듈(320)은 반도체 메모리 장치들(DRAM1, ..., DRAMm, ..., DRAMn) 및 커맨드/어드레스 버퍼(CA 버퍼, 325)를 포함한다. 메모리 모듈(320)의 반도체 메모리 장치들(DRAM1, ..., DRAMm, ..., DRAMn)은 스터브를 통해 메모리 컨트롤러(310)가 연결된 시스템 버스인 데이터 버스(DQBUS) 및 커맨드/어드레스 버스(CABUS)에 연결된다. 메모리 컨트롤러(310)로부터 메모리 모듈(320)의 각각의 반도체 메모리 장치들(DRAM1, ..., DRAMm, ..., DRAMn)로 연결되는 데이터 버스(DQBUS)의 길이(length)는 동일하고, 상기 스터브에는 SSTL 방식이 사용될 수 있다.
CA 버퍼(325)는 커맨드/어드레스 버스(CABUS)를 통해 전송되는 커맨드/어드레스 신호를 버퍼링하여 각각의 반도체 메모리 장치들(DRAM1, ..., DRAMm, ..., DRAMn)에 제공한다. CA 버퍼(325)의 출력에 연결된 메모리 모듈(320) 내부의 커맨드/어드레스 버스의 양쪽 종단에는 제2 종단 저항부(326)가 연결된다.
제2 종단 저항부(termination resistor unit)(326)는 커맨드/어드레스 버스용 종단 저항부로서 메모리 모듈(320) 내부의 커맨드/어드레스 버스를 통해 각각의 반도체 메모리 장치들(예를 들어, DRAM1)에 포함된 커맨드/어드레스 입력 버퍼(323)의 입력에 연결된다. 제2 종단 저항부(326)는 메모리 모듈(320) 외부의 커맨드/어드레스 버스(CABUS)를 통해 전송되는 커맨드/어드레스 신호의 반사를 방지하여 커맨드/어드레스 신호의 충실도를 향상시킬 수 있다. 즉, 제2 종단 저항부(326)는 메모리 모듈(320) 내부에 배치되므로, 커맨드/어드레스 버스(CABUS)를 통해 전송되는 커맨드/어드레스 신호의 전송 속도를 증가시켜 커맨드/어드레스 신호의 충실도를 향상시킬 수 있다.
제1 반도체 메모리 장치(DRAM1)는 데이터 출력 버퍼(321), 데이터 입력 버퍼(322), 커맨드/어드레스 입력 버퍼(323), 및 제1 종단 저항부(324)를 포함한다.
데이터 출력 버퍼(321)는 내부 출력 데이터(DOUT)를 버퍼링하여 메모리 모듈(320) 외부의 데이터 버스(DQBUS)로 전송하며, 데이터 출력 드라이버라고도 한다.
데이터 입력 버퍼(322) 및 커맨드/어드레스 입력 버퍼(323)는 의사 차동 신호 전송 방식을 사용한다.
데이터 입력 버퍼(322)는 데이터 출력 버퍼(321)의 출력에 연결된 입력을 가진다. 데이터 입력 버퍼(322)는 데이터 버스(DQBUS)를 통해 전송되는 입력 데이터 및 제1 기준 전압(VREF_DQ) 상호간의 전압 차이를 증폭하여 제1 반도체 메모리 장치(DRAM1)의 메모리 셀들(미도시)에 기입될 내부 입력 데이터(DIN)를 발생한다.
커맨드/어드레스 입력 버퍼(323)는 CA 버퍼(325)를 통해 전송되는 커맨드/어드레스 신호 및 제2 기준 전압(VREF_CA) 상호간의 전압 차이를 증폭하여 제1 반도체 메모리 장치(DRAM1)의 기입 동작의 제어 또는 독출 동작의 제어에 사용되는 내부 커맨드/어드레스 신호(CAI)를 발생한다.
제2 기준 전압(VREF_CA)의 레벨은 제1 기준 전압(VREF_DQ)의 레벨 보다 상대적으로 높을 수 있다. 즉, 제1 기준 전압(VREF_DQ)의 레벨이, 예를 들어, 전원 전압(VDDQ)/2인 경우, 제2 기준 전압(VREF_DQ)의 레벨은 VDDQ/2 보다 큰 전압 레벨일 수 있다. 이것은 데이터 버스(DQBUS) 및 커맨드/어드레스 버스(CABUS)에 각각 연결되는 종단 저항부의 종단 방식이 다르기 때문이다.
제1 종단 저항부(324)는 데이터 버스용 종단 저항부로서 메모리 모듈(320) 외부의 데이터 버스(DQBUS)와 데이터 입력 버퍼(322)의 입력 사이에 연결되고, 온 다이 종단(On Die Termination; ODT)이라고도 한다. 제1 종단 저항부(324)는 데이터 버스(DQBUS)를 통해 전송되는 데이터의 반사를 방지하여 데이터의 신호 충실도를 향상시킬 수 있다.
제1 반도체 메모리 장치(DRAM1)를 제외한 나머지 반도체 메모리 장치들(DRAM2, ..., DRAMn)도 제1 반도체 메모리 장치(DRAM1)의 구성 요소와 동일한 구성 요소를 가지므로, 그것에 대한 설명은 전술한 제1 반도체 메모리 장치(DRAM1)의 설명이 참조된다. 그리고, 반도체 메모리 장치들(DRAM1, ..., DRAMm, ..., DRAMn)에 포함되는 커맨드/어드레스 입력 버퍼들은 CA 버퍼(325)의 출력에 연결된 메모리 모듈(320) 내부의 커맨드/어드레스 버스에 의해 플라이-바이 데이지 체인 형식으로 연결된다.
한편, 본 발명의 실시예에 따른 메모리 모듈(320)은 다수개의 반도체 메모리 장치들을 포함하는 것으로 도 3에 도시되었지만, 본 발명에 따른 메모리 모듈은 적어도 하나의 반도체 메모리 장치를 포함할 수도 있다. 또한, CA 버퍼(325)도 본 발명에 따른 메모리 모듈의 구성 요소에 포함되지 않을 수 있다. 즉, 메모리 모듈(320) 외부의 커맨드/어드레스 버스(CABUS)와 메모리 모듈(320) 내부의 커맨드/어드레스 버스가 직접(directly) 연결될 수도 있다.
그리고, 도 3에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템은 데이터의 신호 충실도를 보다 향상시키기 위하여 도 2에 도시된 바와 같이 마더 보드 상에 배치되는 데이터 버스(즉, 메모리 모듈(320) 외부의 데이터 버스(DQBUS))의 우측 종단에 연결되는 병렬 종단 저항(parallel termination resistor)을 더 포함할 수 있다.
따라서, 본 발명에 따른 메모리 모듈은 데이터 버스용 종단 저항부를 각각의 반도체 메모리 장치들(DRAM1, ..., DRAMm, ..., DRAMn) 내부에 포함하고 커맨드/어드레스 버스용 종단 저항부를 메모리 모듈(320) 내부에 포함하므로, 데이터 신호 및 커맨드/어드레스 신호의 신호 충실도를 향상시켜 메모리 모듈에 포함된 반도체 메모리 장치의 동작 속도(operation speed)를 향상시킬 수 있다.
도 4는 도 3에 도시된 제1 종단 저항부를 보다 상세하게 나타내는 도면이다.
도 4를 참조하면, 제1 종단 저항부(324)는 중앙 탭 종단(Center Tap Termination; CTT) 방식(type)을 사용하며, 제1 종단 저항(RT_DQ1), 및 제1 종단 저항(RT_DQ1)에 직렬로 연결된 제2 종단 저항(RT_DQ2)을 구비한다.
제1 종단 저항(RT_DQ1)의 일단에는 전원 전압(VDDQ)이 인가되고 제2 종단 저항(RT_DQ2)의 일단에는 접지 전압(VSSQ)이 인가된다. 제1 종단 저항(RT_DQ1) 및 제2 종단 저항(RT_DQ2)의 저항값들은 동일할 수 있다.
제1 종단 저항부(324)는 중앙 탭 종단 방식을 사용하므로, 데이터 버스를 통해 전송되는 데이터의 동작 속도를 보다 증가시킬 수 있다.
도 5a는 도 3에 도시된 제2 종단 저항부의 실시예를 보다 상세히 나타내는 도면이다.
도 5a를 참조하면, 제2 종단 저항부의 실시예(326A)는 병렬 종단 저항(RT_CA1)을 포함한다. 제2 종단 저항부의 실시예(326A)는 병렬 종단 방식을 사용하므로, 중앙 탭 종단 방식 보다 직류 전류(DC current) 소모를 감소시킬 수 있다.
병렬 종단 저항(RT_CA1)의 일단에는 전원 전압(VDDQ)이 인가된다. 병렬 종단 저항(RF_CA1)의 저항값은 도 4에 도시된 제1 종단 저항부(324)의 종단 저항값의 1/2(즉, RT_DQ1/2 또는 RT_DQ2/2)일 수 있다.
도 5a에 도시된 바와 같이 병렬 종단 저항(RT_CA1)에 인가되는 종단 전압이 전원 전압(VDDQ)인 경우에 있어서, 커맨드/어드레스 버스의 전압 레벨은 메모리 시스템(도 3의 300)의 대기 모드(standby mode)에서 전원 전압(VDDQ)의 레벨로 유지된다. 이 때, 메모리 컨트롤러(도 3의 310)에 포함된 드라이버(driver)는 턴-오프(turn-off)되어 있다. 따라서, 커맨드/어드레스 신호의 스윙(swing)의 중심인 제2 기준 전압(VREF_CA)은 제1 기준 전압(VREF_DQ)인 VDDQ/2 보다 상대적으로 높을 수 있다.
도 5b는 도 3에 도시된 제2 종단 저항부의 다른 실시예를 보다 상세히 나타내는 도면이다.
도 5b를 참조하면, 제2 종단 저항부의 실시예(326B)는 일단에 접지 전압(VSSQ)이 인가되는 병렬 종단 저항(RT_CA2)을 포함한다. 제2 종단 저항부의 다른 실시예(326B)에 대한 설명은 제2 종단 저항부의 실시예(326A)에 대한 설명과 유사하므로, 제2 종단 저항부의 실시예(326A)에 대한 설명이 참조된다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 메모리 모듈은 커맨드/어드레스 버스용 종단 저항을 내부에 포함하므로, 커맨드/어드레스 신호의 전송 속도를 증가시켜 커맨드/어드레스 신호의 충실도를 향상시킬 수 있다. 그리고, 본 발명에 따른 메모리 모듈은 내부에 데이터 버스용 종단 저항을 가지는 반도체 메모리 장치를 포함하므로, 데이터의 전송 속도를 증가시켜 데이터의 신호 충실도를 향상시킬 수 있다.
또한, 본 발명에 따른 메모리 모듈은 커맨드/어드레스 버스 및 데이터 버스에 각각 연결된 회로들에 별도의 기준 전압을 사용하므로, 커맨드/어드레스 버스의 기준 전압에 발생되는 잡음을 감소시켜 커맨드/어드레스 신호의 품질을 향상시킬 수 있다. 그리고, 본 발명에 따른 메모리 모듈은 커맨드/어드레스 버스의 종단 방식으로 중앙 탭 종단 방식이 아닌 병렬 종단 방식을 사용하므로 전력 소모를 감소시킬 수 있다.
한편, 본 발명에 따른 메모리 시스템은 상기 메모리 모듈을 포함하므로 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는 신호의 충실도를 향상시킬 수 있고 전력 소모를 감소시킬 수 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 기술에 따른 메모리 시스템의 일례를 개략적으로 나타내는 도면이다.
도 2는 종래의 기술에 따른 메모리 시스템의 다른 일례를 개략적으로 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 메모리 모듈을 포함하는 메모리 시스템을 나타내는 도면이다.
도 4는 도 3에 도시된 제1 종단 저항부를 보다 상세하게 나타내는 도면이다.
도 5a는 도 3에 도시된 제2 종단 저항부의 실시예를 보다 상세히 나타내는 도면이다.
도 5b는 도 3에 도시된 제2 종단 저항부의 다른 실시예를 보다 상세히 나타내는 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
324: 제1 종단 저항부 325: CA 버퍼
326: 제2 종단 저항부

Claims (21)

  1. 데이터 출력 버퍼, 상기 데이터 출력 버퍼의 출력에 연결된 입력을 가지는 데이터 입력 버퍼, 커맨드/어드레스 입력 버퍼, 및 메모리 모듈 외부의 데이터 버스와 상기 데이터 입력 버퍼의 입력 사이에 연결된 제1 종단 저항부를 포함하는 반도체 메모리 장치; 및
    상기 커맨드/어드레스 입력 버퍼의 입력 및 상기 메모리 모듈 내부의 커맨드/어드레스 버스의 종단에 각각 연결된 제2 종단 저항부를 구비하며,
    상기 데이터 입력 버퍼에 인가되는 제1 기준 전압과 상기 커맨드/어드레스 입력 버퍼에 인가되는 제2 기준 전압은 상기 제1 종단 저항부 및 상기 제2 종단 저항부의 종단 방식들에 따라 서로 다른 것을 특징으로 하는 메모리 모듈.
  2. 제1항에 있어서,
    상기 메모리 모듈 외부의 커맨드/어드레스 버스를 통해 전송되는 커맨드/어드레스 신호를 버퍼링하여 상기 메모리 모듈 내부의 커맨드/어드레스 버스를 통해 상기 반도체 메모리 장치에 포함된 커맨드/어드레스 입력 버퍼에 전송하는 커맨드/어드레스 버퍼를 더 구비하는 것을 특징으로 하는 메모리 모듈.
  3. 제2항에 있어서, 상기 제1 종단 저항부는
    중앙 탭 종단 방식이며 상기 메모리 모듈 외부의 데이터 버스에 연결되는 것을 특징으로 하는 메모리 모듈.
  4. 제3항에 있어서, 상기 제2 종단 저항부는
    병렬 종단 방식이며 상기 메모리 모듈 내부의 커맨드/어드레스 버스에 연결되는 것을 특징으로 하는 메모리 모듈.
  5. 제4항에 있어서,
    상기 제2 기준 전압의 레벨은 상기 제1 기준 전압의 레벨 보다 큰 것을 특징으로 하는 메모리 모듈.
  6. 제5항에 있어서,
    상기 메모리 모듈이 상기 반도체 메모리 장치를 2개 이상 포함하는 경우, 상기 반도체 메모리 장치들에 각각 포함되는 커맨드/어드레스 입력 버퍼들은 상기 메모리 모듈 내부의 커맨드/어드레스 버스에 의해 플라이-바이 데이지 체인 형식으로 연결되는 것을 특징으로 하는 메모리 모듈.
  7. 제6항에 있어서, 상기 제1 종단 저항부의 중앙 탭 종단 방식은
    일단에 전원 전압이 인가된 제1 종단 저항; 및
    상기 제1 종단 저항에 직렬로 연결되며 일단에 접지 전압이 인가된 제2 종단 저항을 포함하는 것을 특징으로 하는 메모리 모듈.
  8. 제7항에 있어서,
    상기 제2 종단 저항부의 병렬 종단 방식은 일단에 전원 전압이 인가된 종단 저항을 포함하는 것을 특징으로 하는 메모리 모듈.
  9. 제7항에 있어서,
    상기 제2 종단 저항부의 병렬 종단 방식은 일단에 접지 전압이 인가된 종단 저항을 포함하는 것을 특징으로 하는 메모리 모듈.
  10. 제7항에 있어서,
    상기 제1 종단 저항값과 상기 제2 종단 저항값은 동일한 것을 특징으로 하는 메모리 모듈.
  11. 제8항에 있어서,
    상기 제2 종단 저항부의 종단 저항값은 상기 제1 종단 저항부의 제1 종단 저항값의 1/2인 것을 특징으로 하는 메모리 모듈.
  12. 제6항에 있어서,
    상기 반도체 메모리 장치에 포함된 데이터 입력 버퍼 및 커맨드/어드레스 입력 버퍼는 각각 의사 차동 신호 전송 방식을 사용하는 것을 특징으로 하는 메모리 모듈.
  13. 제12항에 있어서,
    상기 메모리 모듈 외부의 데이터 버스 및 커맨드/어드레스 버스와, 상기 반도체 메모리 장치를 연결하는 스터브는 SSTL 방식을 사용하는 것을 특징으로 하는 메모리 모듈.
  14. 제13항에 있어서,
    상기 메모리 모듈을 제어하는 메모리 컨트롤러 및 상기 각각의 반도체 메모리 장치들을 연결하는 데이터 버스의 길이는 동일한 것을 특징으로 하는 메모리 모듈.
  15. 데이터 출력 버퍼, 상기 데이터 출력 버퍼의 출력에 연결된 입력을 가지는 데이터 입력 버퍼, 커맨드/어드레스 입력 버퍼, 및 메모리 모듈 외부의 데이터 버스와 상기 데이터 입력 버퍼의 입력 사이에 연결된 제1 종단 저항부를 포함하는 반도체 메모리 장치와, 상기 커맨드/어드레스 입력 버퍼의 입력 및 상기 메모리 모듈 내부의 커맨드/어드레스 버스의 종단에 각각 연결된 제2 종단 저항부를 포함하는 상기 메모리 모듈; 및
    상기 메모리 모듈의 반도체 메모리 장치로/로부터 데이터가 입력/출력되도록 제어하는 메모리 컨트롤러를 구비하며,
    상기 데이터 입력 버퍼에 인가되는 제1 기준 전압과 상기 커맨드/어드레스 입력 버퍼에 인가되는 제2 기준 전압은 상기 제1 종단 저항부 및 상기 제2 종단 저항부의 종단 방식들에 따라 서로 다른 것을 특징으로 하는 메모리 시스템.
  16. 제15항에 있어서, 상기 메모리 모듈은
    상기 메모리 모듈 외부의 커맨드/어드레스 버스를 통해 전송되는 커맨드/어드레스 신호를 버퍼링하여 상기 메모리 모듈 내부의 커맨드/어드레스 버스를 통해 상기 커맨드/어드레스 입력 버퍼에 전송하는 커맨드/어드레스 버퍼를 더 구비하는 것을 특징으로 하는 메모리 시스템.
  17. 제16항에 있어서, 상기 제1 종단 저항부는
    중앙 탭 종단 방식이며 상기 메모리 모듈 외부의 데이터 버스에 연결되는 것을 특징으로 하는 메모리 시스템.
  18. 제17항에 있어서, 상기 제2 종단 저항부는
    병렬 종단 방식이며 상기 메모리 모듈 내부의 커맨드/어드레스 버스에 연결되는 것을 특징으로 하는 메모리 시스템.
  19. 제18항에 있어서,
    상기 제2 기준 전압의 레벨은 상기 제1 기준 전압의 레벨 보다 큰 것을 특징으로 하는 메모리 시스템.
  20. 제19항에 있어서,
    상기 메모리 모듈이 상기 반도체 메모리 장치를 2개 이상 포함하는 경우, 상기 반도체 메모리 장치들에 각각 포함되는 커맨드/어드레스 입력 버퍼들은 상기 메모리 모듈 내부의 커맨드/어드레스 버스에 의해 플라이-바이 데이지 체인 형식으로 연결되는 것을 특징으로 하는 메모리 시스템.
  21. 제20항에 있어서,
    상기 메모리 모듈 외부에 배치되는 데이터 버스의 종단에 연결되는 병렬 종단 저항을 더 구비하는 것을 특징으로 하는 메모리 시스템.
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