JP4505653B2 - 両方向出力バッファ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はディジタル通信システムに関し、詳細にはＩ／Ｏデバイスに関する。
【０００２】
【従来の技術】
電気通信システムを設計する時に通常考慮される問題の１つが、伝送線路でのリンギングまたは反射の問題である。さまざまな終端技法が、伝送線路で発生する可能性があるリンギングおよびその結果の信号ひずみを減らすために使用される。たとえば、ドライバの実効出力インピーダンスを伝送線路の特性インピーダンスによりよく一致させるために、１つまたは複数の電気抵抗要素（たとえば抵抗）をドライバと伝送線路の端の間に挿入することができる。同様に、レシーバの実効入力インピーダンスを伝送線路の特性インピーダンスによりよく一致させるために、１つまたは複数の電気抵抗要素を伝送線路のレシーバ側の端に結合する。
【０００３】
図１Ａに、終端を使用するドライバおよびレシーバの例を示す。図示の例では、出力バッファ（ドライバ）に、出力信号１２４を駆動するように構成されたトランジスタ１８０と１８２が含まれる。レシーバに、入力電圧１８７および基準電圧Ｖｒｅｆを受け取るように結合されたコンパレータ１９０が含まれる。伝送線路内の信号反射およびひずみを減らすために、直列抵抗１８６が伝送線路１８３に追加される。直列抵抗１８６は、たとえば、伝送線路の特性インピーダンスに等しい値を有する。やはり伝送線路１８３の特性インピーダンスに等しい値を有する第２終端抵抗１８４が、オペ・アンプ１９０の第１入力端子と電力供給電圧レベルＶＴＴの間に接続される。
【０００４】
図１Ａに示された両端の終端によって信号反射が減るが、受信信号の振幅が半分になる。第１終端抵抗１８６および第２終端抵抗１８４が、信号反射およびひずみを減らすために伝送線路１８３の両端に結合される時に、これらの終端抵抗は、ドライバからレシーバへ信号を伝えるのに使用することができる電圧レベルの範囲を制限する分圧器網を形成する。その結果、より敏感なレシーバが必要になる。
【０００５】
図１Ｂに、通常の両方向出力バッファ１００の一例を示す。図示の例では、バッファ１００が、バス１９７を介してメモリ・モジュール１９４Ａおよび１９４Ｂに結合される。バッファ１００は、Ｏｕｔｐｕｔ Ｅｎａｂｌｅ（出力イネーブル）１０２、Ｄａｔａ Ｏｕｔ（データ出）１０４、およびＤａｔａ Ｉｎ（データ入）１０６を受け取るように構成される。バッファ１００には、ＮＡＮＤゲート１３０、インバータ１３２、およびＮＯＲゲート１３４が含まれる。この図からわかるように、トランジスタ１２０は、Ｏｕｔｐｕｔ Ｅｎａｂｌｅ１０２とＤａｔａ Ｏｕｔ１０４の両方がアサートされる時にターン・オンし、出力信号１２４がＩ／Ｏパッド１６０を介して駆動される。Ｏｕｔｐｕｔ Ｅｎａｂｌｅ１０２とＤａｔａ Ｏｕｔ１０４の両方がロウの場合に、トランジスタ１２２がターン・オンし、対応する信号１２４がＩ／Ｏパッド１６０を介して駆動される。バス１９７には、終端抵抗１９１および１９２が含まれる。
【０００６】
バッファ１００は、信号の駆動と信号の受取の両方を行うように構成される。たとえば、バッファ１００は、メモリ・モジュール１９４にデータを書き込むことと、メモリ・モジュール１９４からデータを読み取ることの両方を行うことができる。一般的に言って、Ｏｕｔｐｕｔ Ｅｎａｂｌｅ１０２は、Ｉ／Ｏパッド１６０を介してデータを受け取る時にネゲートされる。Ｏｕｔｐｕｔ Ｅｎａｂｌｅ１０２がネゲートされる時には、トランジスタ１２０および１２２の両方がターン・オフする。メモリ・モジュール１９４のそれぞれに、特定の出力インピーダンスが含まれる。一般に、バッファ１００の出力インピーダンスは、メモリ・モジュール１９４の出力インピーダンスと等しくない。その結果、直列抵抗１９１を使用してバス１９７の特性インピーダンスに一致するバッファ１００の出力インピーダンスを作ることは、バッファ１００が駆動している時には適当であるが、モジュール１９４が駆動し、バッファ１００が受け取っている時に適当な値ではない場合がある。
【０００７】
【発明が解決しようとする課題】
改良されたパフォーマンス特性を有する両方向バッファが望まれる。
【０００８】
【課題を解決するための手段】
能動終端を含む両方向出力バッファが企図される。バッファは、駆動モードおよび受取モードを含む少なくとも２つの動作モードを有する。高インピーダンス・モードも含めることができる。駆動モードで動作する時に、このバッファは、指定された強さの出力インピーダンスを有するように構成される。受取モードで動作する時に、このバッファは、能動終端として、別の指定されたインピーダンスに構成される。異なる駆動インピーダンスおよび受取インピーダンスを提供するほかに、このバッファは、抵抗構成要素が駆動モードと受取モードの間で共有されるように構成することもできる。
【０００９】
本発明の他の目的および長所は、以下の詳細な説明を読み、添付図面を参照する時に明白になる。
【００１０】
本発明は、さまざまな修正形態および代替形態が可能であるが、本発明の特定の実施形態を、例として図に示し、本明細書で詳細に説明する。しかし、図面およびそれに対する詳細な説明が、本発明を開示される特定の形態に制限することを意図しておらず、逆に、その意図は、特許請求の範囲によって定義される本発明の趣旨および範囲に含まれるすべての修正形態、同等物、および代替形態を含むことであることを理解されたい。
【００１１】
【発明の実施の形態】
図２に移ると、両方向バッファ２００の一実施形態のブロック図が示されている。バッファ２００には、ドライバ２１０とレシーバ２１２が含まれる。バッファ２００は、Ｔｅｒｍ＿Ｅｎ信号２２０、Ｄｒｖ＿Ｅｎ信号２２４、およびＤａｔａ Ｏｕｔ信号２２６を受け取るように構成される。ドライバ２１０には、抵抗要素２０２および２０４が含まれる。要素２０２はＶＣＣに結合され、要素２０４はグラウンドに結合される。ドライバ２１０には、要素２０２または要素２０４を交互に出力信号２３０に結合するように構成されたスイッチ２０８も含まれる。バッファ２００は、Ｉ／Ｏパッド２４０を介して信号を受け取るようにも構成され、その信号は、コンパレータ２１２に伝えられる。コンパレータ２１２は、Ｔｅｒｍ＿Ｅｎ信号２２０にも結合される。
【００１２】
一般的に言って、図示の実施形態では、バッファ２００が、少なくとも２つのモードすなわち駆動モードと受取モードで動作するように構成される。さらに、バッファ２００を第３の高インピーダンス・モードで動作するように構成することができる。Ｔｅｒｍ＿Ｅｎ信号２２０は、終端イネーブル信号として動作するように構成される。アクティブの時に、Ｔｅｒｍ＿Ｅｎは、バッファ２００を受取モードで終端とするように構成される。Ｄｒｖ＿Ｅｎ２２４は、ドライバ・イネーブル信号として働くように構成される。Ｄａｔａ Ｏｕｔ２２６は、バッファ２００で駆動されるデータをバッファ２００に供給する。図２の例からわかるように、Ｔｅｒｍ＿Ｅｎ２２０は、反転イネーブル入力を介してコンパレータ２１２にも結合される。その結果、Ｔｅｒｍ＿Ｅｎ２２０がアクティブの時に、ドライバ２１０が受取終端となるように構成され、コンパレータ２１２が、Ｉ／Ｏパッド２４０を介してデータを受け取るように構成され、このデータが、Ｄａｔａ Ｉｎ２２８として伝えられる。
【００１３】
上で述べたように、バッファ２００は、受取モードの時に能動終端となるように構成される。バッファ２００によって提供される能動終端インピーダンスは、バッファ２００の出力インピーダンスと異なるものとすることができる。さらに、下で説明するように、バッファ２００は、駆動モードと受取モードの両方の間で構成要素を共有することによって、必要な構成要素の数を減らすように構成される。
【００１４】
図３に、バッファ２００の一実施形態を示す。図３の実施形態では、バッファ２００に、ｐチャンネル・トランジスタＲｕ１ ３０２、Ｒｕ２ ３０６と、ｎチャンネル・トランジスタＲｄ１ ３０４、Ｒｄ２ ３０８が含まれる。さらに、Ｔｅｒｍ＿Ｅｎ２２０、Ｄａｔａ Ｏｕｔ２２６、Ｒｕ１ ３０２のゲート、およびＲｄ１ ３０４のゲートに結合される回路３１０Ａも含まれる。回路３１０Ｂが、Ｄａｔａ Ｏｕｔ２２６、Ｄｒｖ＿Ｅｎ２２４、Ｒｕ２ ３０６のゲート、およびＲｄ２ ３０８のゲートに結合される。回路３１０は、各トランジスタをターン・オンまたはターン・オフするためにトランジスタ３０２−３０８のゲートに選択された値を適用するように構成され、Ｔｅｒｍ＿Ｅｎ２２０は、反転入力を介して受取回路２２９にも結合される。
【００１５】
図４を参照すると、図３に示されたバッファ２００の実施形態の動作を説明する表４００が示されている。表４００には、９列と６行が含まれる。列４０１に、バッファ２００の動作のモードが示され、表４００の残りの列のそれぞれに、バッファ２００の特定の信号または構成要素の値が示されている。動作の４つのモードが、行４０２−４０８のそれぞれによって記述されている。一実施形態では、Ｔｅｒｍ＿Ｅｎ２２０がアサートされ、Ｄｒｖ＿Ｅｎ２２４もアサートされる動作のモードが、許可されないか未定義である。
【００１６】
動作の第１のモード、Ｈｉ Ｚ（高インピーダンス）が、行４０２に示されている。Ｔｅｒｍ＿Ｅｎ２２０およびＤｒｖ＿Ｅｎ２２４の両方がネゲートされる時に、回路３１０は、すべてのトランジスタ３０２−３０８をターン・オフし、出力信号２３０を高インピーダンス状態にするように構成される。動作の第２モードでは、バッファ２００が、論理ハイ信号を駆動または送出（ＴＸ）するように構成される。Ｔｅｒｍ＿Ｅｎ２２０がロウであり、Ｄｒｖ＿Ｅｎ２２４がハイであることの検出に応答して、バッファ２００は、Ｄａｔａ Ｏｕｔ２２６の値を出力信号２３０として駆動するように構成される。駆動中であり、Ｄａｔａ Ｏｕｔ２２６がロウ、この例では２進数「０」である時に、回路３１０は、トランジスタＲｕ１ ３０２およびＲｕ２ ３０６をターン・オフし、トランジスタＲｄ１ ３０４およびＲｄ２ ３０８をターン・オンするように構成される。その一方で、駆動中であり、Ｄａｔａ Ｏｕｔ２２６がハイである時には、回路３１０は、トランジスタＲｕ１ ３０２およびＲｕ２ ３０６をターン・オンし、トランジスタＲｄ１ ３０４およびＲｄ２ ３０８をターン・オフするように構成される。最後に、Ｔｅｒｍ＿Ｅｎ２２０がアサートされ、Ｄｒｖ＿Ｅｎ２２４がネゲートされる時に、バッファ２００は、受取（ＲＸ）モード４０８で動作するように構成される。受取モード４０８の時に、回路３１０は、トランジスタＲｕ１ ３０２およびＲｄ１ ３０４をターン・オンし、Ｒｕ２ ３０６およびＲｄ２ ３０８をターン・オフするように構成される。
【００１７】
一実施形態では、トランジスタＲｕ１ ３０２およびＲｄ１ ３０４が、それぞれトランジスタＲｕ２ ３０６およびＲｄ２ ３０８より弱い。上で説明したように、バッファ２００が駆動中である時に、強いトランジスタと弱いトランジスタの両方がオンになる。この強いトランジスタと弱いトランジスタの組合せが、特定の駆動インピーダンスを有する。対照的に、バッファ２００が受取モードである時には、弱いトランジスタＲｕ１ ３０２およびＲｄ１ ３０４が、ターン・オンされ、能動受取終端となる。さらに、トランジスタＲｕ１ ３０２およびＲｄ１ ３０４は、駆動中の時にオンであるトランジスタに対して相対的に弱い。その結果、トランジスタＲｕ１ ３０２およびＲｄ１ ３０４によって提供される能動終端は、駆動インピーダンスより低いインピーダンスを有することができる。この形で、改良されたインピーダンス整合を、単一のバッファの駆動モードと受取モードの両方で得ることができる。さらに、抵抗要素、この例ではトランジスタを、駆動モードと受取モードの間で共有することによって、バッファ２００の構成に必要な要素を減らすことができる。
【００１８】
図５に移ると、両方向バッファ５９０の代替実施形態のブロック図が示されている。図５のバッファ５９０は、バッファ５９０への特定の信号入力を除いて、図２のバッファ２００に類似する。たとえば、バッファ５９０には、バッファ２００のＴｅｒｍ＿Ｅｎ信号２２０およびＤｒｖ＿Ｅｎ信号２２４が含まれない。そうではなく、バッファ５９０には、Ｈｉ−ｚ（高インピーダンス）信号５６０およびＥｎａｂｌｅ（イネーブル）信号５６２が含まれる。
【００１９】
図６に、バッファ５９０の一実施形態を示す。Ｅｎａｂｌｅ信号５６２が、回路６１０および受取回路２２９に結合される。Ｈｉ−ｚ信号５６０が、回路６１０に結合される。バッファ５９０の動作を、図７の表７００によって示す。行７０２から７０８に、バッファ５９０の動作のさまざまなモードが示されている。動作の第１モード７０２では、Ｈｉ−ｚ信号５６０がアサートされ、トランジスタ３０２、３０４、３０６、および３０８が、ターン・オフされ、出力２３０が、Ｈｉ−ｚ状態にされる。動作の第２モード７０４では、バッファ５９０が、論理ロウ信号を送出する（Ｄａｔａ Ｏｕｔ２２６がロウになる）ように構成される。動作のこのモードでは、Ｅｎａｂｌｅ信号５６２がアサートされ、Ｈｉ−ｚ信号５６０がネゲートされ、トランジスタ３０２および３０６がオフになり、トランジスタ３０４および３０８がターン・オンされる。論理ロウ信号が、出力２３０で駆動される。論理ハイ信号を駆動する（Ｄａｔａ Ｏｕｔ２２６がハイである）時に、Ｅｎａｂｌｅ５６２がアサートされ、Ｈｉ−ｚ５６０がネゲートされ、トランジスタ３０２および３０６がターン・オンされ、トランジスタ３０４および３０８がターン・オフされる。最後に、受取／終端モード７０８で動作する時に、Ｅｎａｂｌｅ５６２とＨｉ−ｚ５６０の両方がネゲートされ、トランジスタ３０２および３０４がターン・オンされ、トランジスタ３０６および３０８がターン・オフされる。
【００２０】
図８に、上で説明した両方向バッファを組み込んだシステム５００の一実施形態を示す。図８には、メモリ・モジュール１９４Ａから１９４Ｄおよびクロック供給源５２０に結合されたメモリ・コントローラ５０２が含まれる。コントローラ５０２は、コマンド／アドレス・バス５１０Ａを介して、メモリ・モジュール１９４Ａおよび１９４Ｂに結合される。コントローラ５０２は、コマンド／アドレス・バス５１０Ｂを介して、メモリ・モジュール１９４Ｃおよび１９４Ｄに結合される。さらに、コントローラ５０２には、データ・バス５３０を介してメモリ・モジュール１９４のそれぞれに結合される両方向バッファ５５０が含まれる。バス５１０、５３０のそれぞれが、抵抗ＲＴによって終端される。最後に、クロック供給源５２０も、メモリ・モジュール１９４のそれぞれに結合される。
【００２１】
一実施形態では、システム５００が、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）システムである。しかし、多数の他の可能なメモリ構成および応用例が、可能であり、企図されている。上で説明した形で、バッファ５５０を、バス５３０を介してデータの駆動と受取の両方を行うように構成する。駆動する時に、バッファ５５０は、特定の負荷インピーダンスを考慮するが、信号の完全性を改善するために整合インピーダンスを与えるように構成することができる。しかし、既に述べたように、受け取る時に、バッファ５５０が駆動のために構成されるインピーダンスが、受取に適当でない場合がある。その結果、バッファ５５０を、駆動インピーダンスと異なるインピーダンスを有する能動終端となるように構成する。バッファ５５０は、能動終端となるように構成されるので、バス５３０上の直列抵抗は不要である。直列抵抗の必要をなくすことによって、プリント回路基板（ＰＣＢ）上の受動構成要素（直列抵抗など）を減らすことができ、コントローラ５０２とメモリ・モジュール１９４の間のより多くのルーティング・チャネルを実現することができる。さらに、バッファ５５０は、駆動インピーダンスと受取インピーダンスの両方となる際に、構成要素を共有するように構成することができ、これによって、バッファ５５０のサイズおよび／またはその構成要素の数を減らすことができる。
【００２２】
本発明実施形態は要約すると、ドライバ構成要素と、レシーバ構成要素と、第１状態の検出に応答して、第１抵抗率を含む動作の駆動モードを選択し、第２状態の検出に応答して、能動終端を提供する動作の受取モードを選択する回路とを含む両方向バッファである。
その能動終端は第１抵抗率より小さい第２抵抗率を含む。また、ドライバ構成要素は、第１トランジスタ、第２トランジスタ、第３トランジスタ、および第４トランジスタを含む４つのトランジスタを含み、能動終端がそのトランジスタの少なくとも２つを含む。
【００２３】
前記回路は、駆動モードの検出およびハイ論理値を有するデータが駆動されていることの検出に応答して、第１トランジスタおよび第３トランジスタをターン・オンし、第２トランジスタおよび第４トランジスタをターン・オフする。
また、前記回路は、駆動モードの検出およびロウ論理値を有するデータが駆動されていることの検出に応答して、第２トランジスタおよび第４トランジスタをターン・オンし、第１トランジスタおよび第３トランジスタをターン・オフするようにしてよい。
さらに前記回路は、前記受取モードの検出に応答して、前記第１トランジスタおよび第２トランジスタをターン・オンし、第３トランジスタおよび第４トランジスタをターン・オフするように構成されてもよい。
【００２４】
前記第１状態の検出が、ドライブ・イネーブル信号のアサートを検出することを含み、前記第２状態の検出が、終端イネーブル信号のアサートを検出することを含む。
前記回路が、さらに、動作の高インピーダンス・モードを提供するように構成されてもよい。
【００２５】
本発明の対の実施形態はシステムであって、データ・バスと、そのデータ・バスに結合された記憶装置と、データ・バスに結合されたバッファを含むメモリ・コントローラとを含み、前記バッファが、第１抵抗率を含む動作の第１モードの検出に応答して、前記データ・バスにデータを駆動し、能動終端を提供する動作の第２モードの検出に応答して、前記データ・バスを介してデータを受け取るように構成されている。
【００２６】
前記能動終端は、前記第１抵抗率より小さい第２抵抗率を含む。
前記バッファは、第１トランジスタ、第２トランジスタ、第３トランジスタ、および第４トランジスタを含む４つのトランジスタを含み、前記能動終端が、少なくとも２つの前記トランジスタを含む。
前記バッファは、前記動作の第１モードの検出およびハイ論理値を有するデータが駆動されていることの検出に応答して、前記第１トランジスタおよび第３トランジスタをターン・オンし、前記第２トランジスタおよび第４トランジスタをターン・オフするように構成される。
また、前記バッファは、前記動作の第１モードの検出およびロウ論理値を有するデータが駆動されていることの検出に応答して、第２トランジスタおよび第４トランジスタをターン・オンし、第１トランジスタおよび第３トランジスタをターン・オフするように構成されてもよい。
さらに、前記バッファは、受取モードの検出に応答して、第１トランジスタおよび第２トランジスタをターン・オンし、第３トランジスタおよび第４トランジスタをターン・オフするように構成されてもよい。
【００２７】
前記動作の第１モードの検出が、駆動イネーブル信号のアサートを検出することを含み、前記動作の第２モードの検出が、終端イネーブル信号のアサートを検出する。
前記バッファは、さらに、動作の高インピーダンス・モードを提供するように構成されてもよい。
前記データ・バスが、前記第１抵抗率に実質的に等しいインピーダンスを含んでもよい。
【００２８】
本発明実施形態の両方向通信は、第１状態の検出に応答して、第１抵抗率を含む動作の駆動モードを選択し、第２状態の検出に応答して、前記第１抵抗率と異なる抵抗率を有する能動終端を含む動作の受取モードを選択する。
前記第２抵抗率は、前記第１抵抗率より小さい。また第１抵抗率および第２抵抗率が、共有される構成要素を含む。
【００２９】
特定の実施形態に関して本発明を説明してきたが、これらの実施形態が、例示的であることと、本発明の範囲が、これらの実施形態に制限されないことを理解されたい。たとえば、ＣＭＯＳ構成要素が上の例で使用されたが、他の構成要素およびスイッチング機構を使用することもできる。さらに、代替実施形態で、信号のアサートまたはネゲートに代替論理状態を使用できることを諒解されたい。説明した実施形態の多数の変形形態、修正形態、追加、および改善が可能である。これらの変形形態、修正形態、追加、および改善は、特許請求の範囲で詳細を示される本発明の範囲に含まれる。
【図面の簡単な説明】
【図１Ａ】従来技術の出力バッファを示す図である
【図１Ｂ】従来の両方向出力バッファを示す図である。
【図２】両方向バッファの一実施形態のブロック図である。
【図３】両方向バッファの一実施形態を示す図である。
【図４】図３のバッファの動作の一実施形態を説明する表である。
【図５】両方向バッファの一実施形態のブロック図である。
【図６】両方向バッファの一実施形態を示す図である。
【図７】図６のバッファの動作の一実施形態を説明する表である。
【図８】両方向バッファを含むシステムの実施形態を示す図である。
【符号の説明】
２００ 両方向バッファ
２０２、２０４ 抵抗要素
２０８ スイッチ
２１０ ドライバ
２１２ コンパレータ
２２０ Ｔｅｒｍ＿Ｅｎ信号
２２４ Ｄｒｖ＿Ｅｎ信号
２２６ Ｄａｔａ Ｏｕｔ信号
２２８ Ｄａｔａ Ｉｎ

Claims (17)

1. ドライバ構成要素と、
   レシーバ構成要素と、
   第１状態の検出に応答して、第１インピーダンスを選択する工程を有する駆動モードを選択し、かつ、第２状態の検出に応答して、第２インピーダンスを有する能動終端を提供する受取モードを選択するように構成された回路と
   から構成され、前記第２インピーダンスは前記第１インピーダンスとは異なることを特徴とする両方向バッファ。
2. 前記ドライバ構成要素が、第１トランジスタ、第２トランジスタ、第３トランジスタ、および第４トランジスタを含む４つのトランジスタを含み、前記能動終端が前記トランジスタの少なくとも２つを含む請求項１に記載のバッファ。
3. 前記回路が、前記駆動モードの検出およびハイ論理値を有するデータが駆動されていることの検出に応答して、前記第１トランジスタおよび第３トランジスタをターン・オンし、前記第２トランジスタおよび第４トランジスタをターン・オフするように構成される請求項２に記載のバッファ。
4. 前記回路が、前記駆動モードの検出およびロウ論理値を有するデータが駆動されていることの検出に応答して、前記第２トランジスタおよび第４トランジスタをターン・オンし、前記第１トランジスタおよび第３トランジスタをターン・オフするように構成される請求項２に記載のバッファ。
5. 前記回路が、前記受取モードの検出に応答して、前記第１トランジスタおよび第２トランジスタをターン・オンし、前記第３トランジスタおよび第４トランジスタをターン・オフするように構成される請求項２に記載のバッファ。
6. 前記第１状態の検出が、ドライブ・イネーブル信号のアサートを検出することを含み、前記第２状態の検出が、終端イネーブル信号のアサートを検出することを含む請求項１に記載のバッファ。
7. 前記回路が、さらに、動作の高インピーダンス・モードを提供するように構成される請求項１に記載のバッファ。
8. データ・バスと、
   前記データ・バスに結合された記憶装置と、
   前記データ・バスに結合されたバッファを含むメモリ・コントローラと
   を有するシステムであって、
   前記バッファは、前記データ・バスの対応する信号線路にデータ信号を送出する際、第１インピーダンスを提供する工程を有する動作の第１モードを検出したことに応答して前記データ・バスにデータを送出するとともに、
   前記データ・バスの対応する信号線路を介して受信されたデータ信号を能動終端させる動作の第２モードを検出したことに応答してデータを受け取るように構成され、前記能動終端は前記第１インピーダンスとは異なる第２インピーダンスを用いて行われることを特徴とするシステム。
9. 前記バッファが、第１トランジスタ、第２トランジスタ、第３トランジスタ、および第４トランジスタを含む４つのトランジスタを含み、前記能動終端が、少なくとも２つの前記トランジスタを含む請求項８に記載のシステム。
10. 前記バッファが、前記動作の第１モードの検出およびハイ論理値を有するデータが駆動されていることの検出に応答して、前記第１トランジスタおよび第３トランジスタをターン・オンし、前記第２トランジスタおよび第４トランジスタをターン・オフするように構成される請求項９に記載のシステム。
11. 前記バッファが、前記動作の第１モードの検出およびロウ論理値を有するデータが駆動されていることの検出に応答して、前記第２トランジスタおよび第４トランジスタをターン・オンし、前記第１トランジスタおよび第３トランジスタをターン・オフするように構成される請求項１０に記載のシステム。
12. 前記バッファが、前記受取モードの検出に応答して、前記第１トランジスタおよび第２トランジスタをターン・オンし、前記第３トランジスタおよび第４トランジスタをターン・オフするように構成される請求項１１に記載のシステム。
13. 前記動作の第１モードの検出が、駆動イネーブル信号のアサートを検出することを含み、前記動作の第２モードの検出が、終端イネーブル信号のアサートを検出することを含む請求項８に記載のシステム。
14. 前記バッファが、さらに、動作の高インピーダンス・モードを提供するように構成される請求項８に記載のシステム。
15. 前記データ・バスが、前記第１抵抗率に実質的に等しいインピーダンスを含む請求項８に記載のシステム。
16. 両方向通信の方法であって、
    第１状態の検出に応答して、第１インピーダンスを選択する工程を含む動作の駆動モードを選択するステップと、
    第２状態の検出に応答して、前記第１インピーダンスと異なる第２インピーダンスを有する能動終端を選択する工程を含む動作の受取モードを選択するステップと
    を有することを特徴とする方法。
17. 前記第１インピーダンスおよび第２インピーダンスが、共有される構成要素を含む請求項１６に記載の方法。

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