JPS62260355A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62260355A JPS62260355A JP61103404A JP10340486A JPS62260355A JP S62260355 A JPS62260355 A JP S62260355A JP 61103404 A JP61103404 A JP 61103404A JP 10340486 A JP10340486 A JP 10340486A JP S62260355 A JPS62260355 A JP S62260355A
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- 239000000758 substrate Substances 0.000 abstract description 12
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的１
（産業上の利用分野）
本発明は、半導体集積回路装置に係り、特に基準電位発
生回路を有する半導体集積回路装置に関する。
生回路を有する半導体集積回路装置に関する。
（従来の技術）
近年、半導体集積回路は素子の微剛化、高集積化が急速
に進んでいる。これに伴い、集積回路チップ動作時の過
渡電流は増大する傾向にある。
に進んでいる。これに伴い、集積回路チップ動作時の過
渡電流は増大する傾向にある。
特に半導体メモリにおいては、パッケージ寸法の制約か
らチップサイズは従来よりますます縦長になりつつある
。このため、チップ内部の電源配線の幅は細く、配線長
は長くなり、チップ内部のインピーダンス成分が増加す
る傾向が著しい。この様な傾向は特にセンスアンプを含
む回路の動作に大きい影響を与えている。
らチップサイズは従来よりますます縦長になりつつある
。このため、チップ内部の電源配線の幅は細く、配線長
は長くなり、チップ内部のインピーダンス成分が増加す
る傾向が著しい。この様な傾向は特にセンスアンプを含
む回路の動作に大きい影響を与えている。
以上の問題を、１ＭビットｄＲＡＭを例にとって具体的
に説明する。いま、１本のビット線にメモリセルが１２
８個接続され、チップは分割動作型を採用していると仮
定する。分割動作型とは、ピーク電流とアクセス時の消
費電流低減のために、チップのメモリアレイ領域を複数
に分割し、アクセス時に選択されたメモリアレイ領域の
みを動作させる方式である。例えば、４アレイ構成のｄ
ＲＡＭチップではそのうち２アレイ領域が選択的に動作
状態になるという制御が行われる。１ＭビットｄＲＡＭ
の場合、ビット線の本数は冗長なビット線を除いて８１
９２本あるが、このうち４０９６本は分割動作方式のた
めに全く動作せず、動作するビット線のうち半数の２０
４８本のビット線がプリチャージ時あるいはアクティブ
時に充放電される。
に説明する。いま、１本のビット線にメモリセルが１２
８個接続され、チップは分割動作型を採用していると仮
定する。分割動作型とは、ピーク電流とアクセス時の消
費電流低減のために、チップのメモリアレイ領域を複数
に分割し、アクセス時に選択されたメモリアレイ領域の
みを動作させる方式である。例えば、４アレイ構成のｄ
ＲＡＭチップではそのうち２アレイ領域が選択的に動作
状態になるという制御が行われる。１ＭビットｄＲＡＭ
の場合、ビット線の本数は冗長なビット線を除いて８１
９２本あるが、このうち４０９６本は分割動作方式のた
めに全く動作せず、動作するビット線のうち半数の２０
４８本のビット線がプリチャージ時あるいはアクティブ
時に充放電される。
一方半導体基板は、電源（Ｖｃｃ）線、接地（Ｖｓｓ）
線、ビット線の拡散層等との間に容量を持ち、チップ動
作時に充放電されるビット線と基板とのブートストラッ
プ比ｒ８は、ｒａ＃１４し％］である。従ってビット線
がＶｓｓからＶｃｃへ、またＶ。ＣからＶｓｓへと変化
する際の基板電位Ｖｓｕｓの変動ΔＶｓｕｅは、Ｖｃｃ
−５Ｖとすると、 土ΔＶｓｕｅ−±（Ｖｃ ｃ Ｖｓ ｓ ） ｒａ＝
±５Ｖｘ０．１４ 一±０．７Ｖ である。
線、ビット線の拡散層等との間に容量を持ち、チップ動
作時に充放電されるビット線と基板とのブートストラッ
プ比ｒ８は、ｒａ＃１４し％］である。従ってビット線
がＶｓｓからＶｃｃへ、またＶ。ＣからＶｓｓへと変化
する際の基板電位Ｖｓｕｓの変動ΔＶｓｕｅは、Ｖｃｃ
−５Ｖとすると、 土ΔＶｓｕｅ−±（Ｖｃ ｃ Ｖｓ ｓ ） ｒａ＝
±５Ｖｘ０．１４ 一±０．７Ｖ である。
また、アドレスバッファおよびデータインバッファのセ
ンスアンプに入力する基準電位（ＶＲＥＦ）を発生する
ＶＲＥＦ発生回路は、通常第２層多結晶シリコン膜を用
いた抵抗分割回路により構成され、かつＶＲＥＦとして
長い配線が必要となり、このＶＲＥＦ配線と基板との容
量結合がある。
ンスアンプに入力する基準電位（ＶＲＥＦ）を発生する
ＶＲＥＦ発生回路は、通常第２層多結晶シリコン膜を用
いた抵抗分割回路により構成され、かつＶＲＥＦとして
長い配線が必要となり、このＶＲＥＦ配線と基板との容
量結合がある。
第３図は、このＶＲＥＦ配線の容量結合の様子を示す。
１１が抵抗分割によるＶＲｃＦ発生回路であり、その出
力端子からアドレスバッファ回路１３その他のバッファ
回路に入るまでの長いＶＲＥＦ配線１２を等価回路で示
している。この様な従来の構成でのＶＲＥＦ配線の基板
との容母結合比は約０．５８である。このとき、基板電
位ＶｓｕａがΔＶｓｕｅ＝±０．７Ｖ変動した際の基準
電位ＶＲＥＦの変動ΔＶＲＥＦは、ΔＶＲＥ Ｆ ＝０
．５８Ｘ ＜±０．７Ｖ）−±０．４１Ｖ となる。
力端子からアドレスバッファ回路１３その他のバッファ
回路に入るまでの長いＶＲＥＦ配線１２を等価回路で示
している。この様な従来の構成でのＶＲＥＦ配線の基板
との容母結合比は約０．５８である。このとき、基板電
位ＶｓｕａがΔＶｓｕｅ＝±０．７Ｖ変動した際の基準
電位ＶＲＥＦの変動ΔＶＲＥＦは、ΔＶＲＥ Ｆ ＝０
．５８Ｘ ＜±０．７Ｖ）−±０．４１Ｖ となる。
第４図は、以上のような基板電位Ｖｓｕａと基準電位Ｖ
ＲＥＦの変動の様子を示す。ＶＲＥＦは通常１．６Ｖに
設定されるが、Ｖｓｕｅがアクティブ時のビット線放電
の際に一３■から−３，７■に低下すると、Ｖｓ ｕ
ａとの容１１合によって１．１９Ｖまで低下し、反対に
プリチャージ時のビット線充電の際にＶｓｕｅが−３，
７ｖから−３、ＯＶまで上昇すると、２．０１Ｖまで上
昇する。またＶｓｕａは、−３，０Ｖから−３，７■ま
で低下しても少数キャリアが基板に注入されない限り再
び−３，０■へ復帰しないが、ＶＲＥＦは、第３図に示
すＶＲＥＦ線に附随する容量と抵抗の時定数によって１
．１９Ｖから１．６■へ、また２、０１Ｖから１．６Ｖ
へと元の電位に戻る。
ＲＥＦの変動の様子を示す。ＶＲＥＦは通常１．６Ｖに
設定されるが、Ｖｓｕｅがアクティブ時のビット線放電
の際に一３■から−３，７■に低下すると、Ｖｓ ｕ
ａとの容１１合によって１．１９Ｖまで低下し、反対に
プリチャージ時のビット線充電の際にＶｓｕｅが−３，
７ｖから−３、ＯＶまで上昇すると、２．０１Ｖまで上
昇する。またＶｓｕａは、−３，０Ｖから−３，７■ま
で低下しても少数キャリアが基板に注入されない限り再
び−３，０■へ復帰しないが、ＶＲＥＦは、第３図に示
すＶＲＥＦ線に附随する容量と抵抗の時定数によって１
．１９Ｖから１．６■へ、また２、０１Ｖから１．６Ｖ
へと元の電位に戻る。
以上のようにＶＲＥＦのレベルはチップ動作に伴い、Ｖ
ｓｕａとの容量結合により振動する。このため、アドレ
スバッファ回路が誤動作する、という問題が生じる。
ｓｕａとの容量結合により振動する。このため、アドレ
スバッファ回路が誤動作する、という問題が生じる。
第５図は、ロウアドレス・ストローブ（ＲＡＳ）が立下
がってからの時間経過とＶＲＥＦの電位レベル変動の様
子を示す。Ｖｃｃの値により異なるが、ＲＡＳが立ち下
がってから３０〜４０ｎＳ経過するとビット線のセンス
アンプが動作し、前述したようにビット線が放電され、
基板とＶＲ（Ｆの容量結合によりＶＲＥＦレベルが低下
する。このため、ＶＲＥＦが低下した時にカラムアドレ
スバッファが動作すると、カラムアドレスバッファの論
理“○″の判定マージンがなくなり、誤動作する。これ
は、チップ外部からのアドレス入力ＡＩＮの論理“Ｏ″
は、ＶＩ Ｌ−−１Ｖ〜０．８■と仕様で決められてい
るためで、ＶＲＥＦがセンスアンプのバラツキも含めて
０．８Ｖ以下になると、誤動作する。
がってからの時間経過とＶＲＥＦの電位レベル変動の様
子を示す。Ｖｃｃの値により異なるが、ＲＡＳが立ち下
がってから３０〜４０ｎＳ経過するとビット線のセンス
アンプが動作し、前述したようにビット線が放電され、
基板とＶＲ（Ｆの容量結合によりＶＲＥＦレベルが低下
する。このため、ＶＲＥＦが低下した時にカラムアドレ
スバッファが動作すると、カラムアドレスバッファの論
理“○″の判定マージンがなくなり、誤動作する。これ
は、チップ外部からのアドレス入力ＡＩＮの論理“Ｏ″
は、ＶＩ Ｌ−−１Ｖ〜０．８■と仕様で決められてい
るためで、ＶＲＥＦがセンスアンプのバラツキも含めて
０．８Ｖ以下になると、誤動作する。
第６図はＲＡＳが立上がってからの時間経過とＶＲＥＦ
の電位変動の様子を示す。これもＶｃｃにより異なるが
、ＲＡＳが立上がってから４０ｎ３経過するとビット線
の充電が始まり、これによってＶＲＥＦの電位レベルが
上昇する。このため、ＶＲＥＦの上昇中に次のアクティ
ブサイクルが始まり、ＲＡＳが立ち下がることによって
ロウアドレスバッファが動作すると、ロウアドレスバッ
ファの論理１１１１１の判定にマージンがなくなる。
の電位変動の様子を示す。これもＶｃｃにより異なるが
、ＲＡＳが立上がってから４０ｎ３経過するとビット線
の充電が始まり、これによってＶＲＥＦの電位レベルが
上昇する。このため、ＶＲＥＦの上昇中に次のアクティ
ブサイクルが始まり、ＲＡＳが立ち下がることによって
ロウアドレスバッファが動作すると、ロウアドレスバッ
ファの論理１１１１１の判定にマージンがなくなる。
これは、外部アドレス入力ＡＩＮの論理“１″は■１□
−２．４Ｖ〜６．５■と仕様で決められているためで、
ＶＲＥＦがセンスアンプのバラツキも含めて２．４■以
上になると、誤動作する。
−２．４Ｖ〜６．５■と仕様で決められているためで、
ＶＲＥＦがセンスアンプのバラツキも含めて２．４■以
上になると、誤動作する。
従来、アドレスバッファ回路に使用されるＶＲＥＦ発生
回路は、チップサイズの制約等から全て共通に使用され
て来たが、前述のようなノイズのため、誤動作やＯ”、
“１パの判定マージンの低下を引起こし易い。この様な
問題を解決するため、ロウアドレスバッファの基準電位
とカラムアドレスバッファの基準電位を異なった値にす
べく、本出願人は先に、それぞれに別個のＶＲＥＦ発生
回路を設けるという提案をしている。
回路は、チップサイズの制約等から全て共通に使用され
て来たが、前述のようなノイズのため、誤動作やＯ”、
“１パの判定マージンの低下を引起こし易い。この様な
問題を解決するため、ロウアドレスバッファの基準電位
とカラムアドレスバッファの基準電位を異なった値にす
べく、本出願人は先に、それぞれに別個のＶＲＥＦ発生
回路を設けるという提案をしている。
しかしこの様に別個のＶＲＥＦ発生回路を別個のパター
ンで形成すると、周辺回路面積の増大をもたらし、また
チップ内のバラツキ等により整合がとりにくくなる、と
いう新たな問題が生じる。
ンで形成すると、周辺回路面積の増大をもたらし、また
チップ内のバラツキ等により整合がとりにくくなる、と
いう新たな問題が生じる。
（発明が解決しようとする問題点）
以上のように従来のｄＲＡＭでの基準電位発生回路構成
では基板電位変動の影響が大きく、バッファ回路等の動
作マージンが充分にとれず、動作マージンを充分にとろ
うとすると周辺回路が複雑になる、という問題があった
。
では基板電位変動の影響が大きく、バッファ回路等の動
作マージンが充分にとれず、動作マージンを充分にとろ
うとすると周辺回路が複雑になる、という問題があった
。
本発明はこの様な問題を解決した基準電位発生回路を持
つ半導体集積回路′ａ置を提供することを目的とする。
つ半導体集積回路′ａ置を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明は、ｄＲＡＭ等の半導体集積回路における基準電
位発生回路を、ＶｃｃとＶｓｓ間に少なくとも３個以上
直列接続された抵抗により構成し、その異なる接続ノー
ドから異なる値の複数の基準電位を得るようにしたこと
を特徴とする。
位発生回路を、ＶｃｃとＶｓｓ間に少なくとも３個以上
直列接続された抵抗により構成し、その異なる接続ノー
ドから異なる値の複数の基準電位を得るようにしたこと
を特徴とする。
（作用）
本発明によれば、ノイズによる基準電位ＶＲＥＦの変動
に対して、予めその変動を考慮にいれた複数のＶＲＥＦ
を用意してそれぞれ必要な回路に供給することができる
。例えばｄＲＡＭにおいては、ロウアドレスバッファの
ＶＲＥＦとカラムアドレスバッファのＶＲＥＦとを異な
る（直とし、ロウアドレスバッファの基準電位ＶＲＥＦ
Ｒをカラムアドレスバッファの基準電位ＶＲＥＦＣより
低くして、それぞれの回路の動作マージンを大きくする
ことができる。しかも複数の基準電位を実質的に一つの
基準電位発生回路で発生させるため、面積効率が高くな
り、チップ内のプロセスのバラツキに対しても安定な基
準電位を得ることができ、消費電力も低減することがで
きる。
に対して、予めその変動を考慮にいれた複数のＶＲＥＦ
を用意してそれぞれ必要な回路に供給することができる
。例えばｄＲＡＭにおいては、ロウアドレスバッファの
ＶＲＥＦとカラムアドレスバッファのＶＲＥＦとを異な
る（直とし、ロウアドレスバッファの基準電位ＶＲＥＦ
Ｒをカラムアドレスバッファの基準電位ＶＲＥＦＣより
低くして、それぞれの回路の動作マージンを大きくする
ことができる。しかも複数の基準電位を実質的に一つの
基準電位発生回路で発生させるため、面積効率が高くな
り、チップ内のプロセスのバラツキに対しても安定な基
準電位を得ることができ、消費電力も低減することがで
きる。
（実施例〉
以下、本発明をｄＲＡＭに適用した実施例を説明する。
第１図は一実施例のｄ ＲＡ Ｍの要部構成な示す。基
準電位発生回路１は、図示のようにＶＣＣとＶｓｓ間に
３個の抵抗Ｒ１，Ｒ２、Ｒ３を直列接続して構成されて
いる。この様な抵抗分割回路のＶｓｓ側のノードからカ
ラムアドレスバッファ回路用の基準電位ＶＲＥＦＣを取
出し、ＶＣＣ側のノードからロウアドレスバッファ回路
用の基準電位ＶＲＥＦＲを取出している。これらの異な
る値のＭ準電位ＶＲＥＦＲ，ＶＲＥＦＣがそれぞれ長い
信号線２ｔ 、２２を介してカラムアドレスバッファ回
路３．ロウアドレスバッファ回路４に供給される。そし
て各アドレスバッファ回路でチップ外部からのアドレス
人力ＡＩＮと基準電位とを比較すること［こよって、ア
ドレスの°゛Ｈ゛Ｈ゛レベルＬ ”レベルを決定するよ
うになっている。
準電位発生回路１は、図示のようにＶＣＣとＶｓｓ間に
３個の抵抗Ｒ１，Ｒ２、Ｒ３を直列接続して構成されて
いる。この様な抵抗分割回路のＶｓｓ側のノードからカ
ラムアドレスバッファ回路用の基準電位ＶＲＥＦＣを取
出し、ＶＣＣ側のノードからロウアドレスバッファ回路
用の基準電位ＶＲＥＦＲを取出している。これらの異な
る値のＭ準電位ＶＲＥＦＲ，ＶＲＥＦＣがそれぞれ長い
信号線２ｔ 、２２を介してカラムアドレスバッファ回
路３．ロウアドレスバッファ回路４に供給される。そし
て各アドレスバッファ回路でチップ外部からのアドレス
人力ＡＩＮと基準電位とを比較すること［こよって、ア
ドレスの°゛Ｈ゛Ｈ゛レベルＬ ”レベルを決定するよ
うになっている。
基準電位発生回路１を構成する抵抗は例えば多結晶シリ
コン膜により形成される。具体的な数値例を挙げると、
Ｒ１＝２５．１ ｋΩ、Ｒ２＝６．９にΩ、Ｒ５−１０
にΩに設定される。このとき、Ｖｃｃ＝５Ｖとすると、
カラムアドレスバッファ回路３用の基準電位はＶＲＥＦ
Ｃ＝２、ＯｌＶ、ロウアドレスバッファ回路４用の基準
電位はＶＲｒＦＲ＝１．１９Ｖとなる。即ち通常の基準
電位１．６■に対し、ＶＲＥＦＣはｏ、４ｉｖｉ＜、Ｖ
ＲＥＦＲＧｔＯ，４１Ｖ低く設定される。
コン膜により形成される。具体的な数値例を挙げると、
Ｒ１＝２５．１ ｋΩ、Ｒ２＝６．９にΩ、Ｒ５−１０
にΩに設定される。このとき、Ｖｃｃ＝５Ｖとすると、
カラムアドレスバッファ回路３用の基準電位はＶＲＥＦ
Ｃ＝２、ＯｌＶ、ロウアドレスバッファ回路４用の基準
電位はＶＲｒＦＲ＝１．１９Ｖとなる。即ち通常の基準
電位１．６■に対し、ＶＲＥＦＣはｏ、４ｉｖｉ＜、Ｖ
ＲＥＦＲＧｔＯ，４１Ｖ低く設定される。
第２図は、このように構成された基準電位発生回路を持
つ１ＭビットｄＲＡＭの場合の基準電位の時間変動の様
子を示す。先に説明したように基準電位はＲＡＳが立ち
下がってから３０〜４０ｎＳ経過した時、定常状態より
０．４１Ｖ低下する。この時間はカラムアドレスバッフ
ァの動作時に一致する。また基準電位はＲＡＳが立上が
ってから４０ｎＳ経過した時、定常状態より０．４１■
上昇する。この時間はロウアドレスバッファ回路の動作
時に一致する。この実施例においては、ロウアドレスバ
ッファ回路４用の基準電位ＶＲＥＦＲは予め従来の定常
状態の値より０．４１Ｖ低く設定されているから、ノイ
ズにより０．４１Ｖ上昇した時に、Ｈ°”レベル入力Ｖ
ＩＨとＬ”レベル人力ＶＩＬのマージンが等しくなる。
つ１ＭビットｄＲＡＭの場合の基準電位の時間変動の様
子を示す。先に説明したように基準電位はＲＡＳが立ち
下がってから３０〜４０ｎＳ経過した時、定常状態より
０．４１Ｖ低下する。この時間はカラムアドレスバッフ
ァの動作時に一致する。また基準電位はＲＡＳが立上が
ってから４０ｎＳ経過した時、定常状態より０．４１■
上昇する。この時間はロウアドレスバッファ回路の動作
時に一致する。この実施例においては、ロウアドレスバ
ッファ回路４用の基準電位ＶＲＥＦＲは予め従来の定常
状態の値より０．４１Ｖ低く設定されているから、ノイ
ズにより０．４１Ｖ上昇した時に、Ｈ°”レベル入力Ｖ
ＩＨとＬ”レベル人力ＶＩＬのマージンが等しくなる。
一方、カラムアドレスバッファ回路３用の基準電位ＶＲ
ＥＦＣは予め従来の定常状態の値より０．４１Ｖ高く設
定されているから、ノイズで０．４１Ｖ低下した時に、
ＶＩＨとＶＩＬのマージンが等しくなる。
ＥＦＣは予め従来の定常状態の値より０．４１Ｖ高く設
定されているから、ノイズで０．４１Ｖ低下した時に、
ＶＩＨとＶＩＬのマージンが等しくなる。
以上のようにしてこの実施例によれば、容旦結合による
基準電位の変動があっても、ロウアドレスバッファ回路
およびカラムアドレスバッファ回路の動作マージンを充
分大きいものとしてこれらの誤動作を防止することがで
きる。しかも、異なる基準電位を発生する回路が実質的
に一つの回路で構成されているため、無駄にチップ面積
を占有することがなく、更にそれぞれ別個に基準電位発
生回路を形成する場合と異なり、プロセス・パラメータ
の影響も受けない。
基準電位の変動があっても、ロウアドレスバッファ回路
およびカラムアドレスバッファ回路の動作マージンを充
分大きいものとしてこれらの誤動作を防止することがで
きる。しかも、異なる基準電位を発生する回路が実質的
に一つの回路で構成されているため、無駄にチップ面積
を占有することがなく、更にそれぞれ別個に基準電位発
生回路を形成する場合と異なり、プロセス・パラメータ
の影響も受けない。
なお実施例ではｄＲＡＭを説明したが、本発明はこれに
限られるものではない。即ち、ｄ ＲＡ Ｍのロウアド
レスバッファ回路およびカラムアドレスバッファ回路は
、それぞれセンスアンプ部としてチップ外部からの入力
信号と基準電位との比較により、論理“Ｑ ＩＩ 、
１１１”を判定する一種のレベル判定回路を有するが
、同種のセンスアンプを含む他の半導体集積回路に本発
明を適用することができる。実施例では２種の基準電位
を発生する場合を説明したが、必要に応じて３種以上の
基準電位を発生する場合にも同様に本発明を適用できる
。基準電位発生回路の構成法として、実施例で示した抵
抗分割回路の他に、例えばトランジスタを電位分割素子
として用いて同様に異なる基準電位を実質的に一つの回
路で発生させるようにしてもよい。
限られるものではない。即ち、ｄ ＲＡ Ｍのロウアド
レスバッファ回路およびカラムアドレスバッファ回路は
、それぞれセンスアンプ部としてチップ外部からの入力
信号と基準電位との比較により、論理“Ｑ ＩＩ 、
１１１”を判定する一種のレベル判定回路を有するが
、同種のセンスアンプを含む他の半導体集積回路に本発
明を適用することができる。実施例では２種の基準電位
を発生する場合を説明したが、必要に応じて３種以上の
基準電位を発生する場合にも同様に本発明を適用できる
。基準電位発生回路の構成法として、実施例で示した抵
抗分割回路の他に、例えばトランジスタを電位分割素子
として用いて同様に異なる基準電位を実質的に一つの回
路で発生させるようにしてもよい。
［発明の効果］
以上述べたように本発明によれば、基板電位変動に伴う
基準電位変動の影響を低減した基準電位発生回路をもち
、信頼性向上を図った半導体集積回路を実現することが
できる。
基準電位変動の影響を低減した基準電位発生回路をもち
、信頼性向上を図った半導体集積回路を実現することが
できる。
第１図は本発明の一実施例のｄＲＡＭの要部構成を示す
図、第２図はその動作を説明するための図、第３図は従
来のｄＲＡＭの基準電位発生回路部の構成を示す図、第
４図〜第６図はその問題点を説明するための動作信号波
形図である。 １・・・基準電位発生回路、ＶＣＣ・・・電源電位、Ｖ
ｓｓ・・・接地電位、Ｒ１，Ｒ２、Ｒ３・・・抵抗（電
位分割素子）、２１．２２・・・信号線、３・・・カラ
ムアドレスバッファ回路、４・・・ロウアドレスバッフ
ァ回路、ＶＲＥＦＣ・・・カラムアドレスバッファ回路
用基準電位、ＶＲＥＦＲ・・・ロウアドレスバッファ回
路用基準電位。 出願人代理人 弁理士 鈴江武彦 第１図 第３図
図、第２図はその動作を説明するための図、第３図は従
来のｄＲＡＭの基準電位発生回路部の構成を示す図、第
４図〜第６図はその問題点を説明するための動作信号波
形図である。 １・・・基準電位発生回路、ＶＣＣ・・・電源電位、Ｖ
ｓｓ・・・接地電位、Ｒ１，Ｒ２、Ｒ３・・・抵抗（電
位分割素子）、２１．２２・・・信号線、３・・・カラ
ムアドレスバッファ回路、４・・・ロウアドレスバッフ
ァ回路、ＶＲＥＦＣ・・・カラムアドレスバッファ回路
用基準電位、ＶＲＥＦＲ・・・ロウアドレスバッファ回
路用基準電位。 出願人代理人 弁理士 鈴江武彦 第１図 第３図
Claims (3)
- （１）電源電位と接地電位との間の所定の基準電位を出
力する基準電位発生回路と、この基準電位発生回路から
の基準電位と入力信号電位を比較して所定の出力信号を
得るセンスアンプを含む回路とを有する半導体集積回路
装置において、前記基準電位発生回路は、電源電位と接
地電位間に３個以上の電位分割素子が直列接続され、こ
の直列回路の異なるノードから得られる異なる値の複数
の基準電位を出力するものであることを特徴とする半導
体集積回路装置。 - （２）前記センスアンプは、チップ外部からの入力信号
と前記基準電位発生回路からの基準電位との比較により
論理“１”、“０”を判定する論理レベル判定回路であ
る特許請求の範囲第１項記載の半導体集積回路装置。 - （３）前記センスアンプを含む回路として、チップ外部
からのアドレス入力信号と前記基準電位発生回路からの
基準電位との比較により内部アドレス信号を出力するロ
ウアドレスバッファ回路およびカラムアドレスバッファ
回路を有し、ロウアドレスバッファ回路とカラムアドレ
スバッファ回路に前記基準電位発生回路からの異なる値
の基準電位が与えられる特許請求の範囲第１項記載の半
導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103404A JPS62260355A (ja) | 1986-05-06 | 1986-05-06 | 半導体集積回路装置 |
| US07/046,155 US4875195A (en) | 1986-05-06 | 1987-05-05 | Semiconductor device with a reference voltage generator |
| KR870004428A KR870011617A (ko) | 1986-05-06 | 1987-05-06 | 반도체 집적회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103404A JPS62260355A (ja) | 1986-05-06 | 1986-05-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62260355A true JPS62260355A (ja) | 1987-11-12 |
Family
ID=14353113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61103404A Pending JPS62260355A (ja) | 1986-05-06 | 1986-05-06 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4875195A (ja) |
| JP (1) | JPS62260355A (ja) |
| KR (1) | KR870011617A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01316970A (ja) * | 1988-06-16 | 1989-12-21 | Fujitsu Ltd | 半導体集積装置 |
| US6407538B1 (en) | 2000-06-22 | 2002-06-18 | Mitsubishi Denki Kabushiki Kaisha | Voltage down converter allowing supply of stable internal power supply voltage |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6462623B1 (en) * | 1999-05-19 | 2002-10-08 | Parthus Ireland Limited | Method and apparatus for PLL with improved jitter performance |
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| KR100539252B1 (ko) * | 2004-03-08 | 2005-12-27 | 삼성전자주식회사 | 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를포함하는 메모리 시스템 |
| KR100761369B1 (ko) * | 2005-03-31 | 2007-09-27 | 주식회사 하이닉스반도체 | 온도변화 적응형 내부 전원 발생 장치 |
Family Cites Families (2)
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| JPS5657336A (en) * | 1979-10-16 | 1981-05-19 | Nec Corp | Semiconductor integrated circuit |
| JPS5780828A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device |
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1986
- 1986-05-06 JP JP61103404A patent/JPS62260355A/ja active Pending
-
1987
- 1987-05-05 US US07/046,155 patent/US4875195A/en not_active Expired - Fee Related
- 1987-05-06 KR KR870004428A patent/KR870011617A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01316970A (ja) * | 1988-06-16 | 1989-12-21 | Fujitsu Ltd | 半導体集積装置 |
| US6407538B1 (en) | 2000-06-22 | 2002-06-18 | Mitsubishi Denki Kabushiki Kaisha | Voltage down converter allowing supply of stable internal power supply voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| US4875195A (en) | 1989-10-17 |
| KR870011617A (ko) | 1987-12-24 |
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