KR100843707B1 - 데이터 입/출력포트를 갖는 반도체 메모리 장치, 이를이용한 메모리 모듈 및 메모리 시스템 - Google Patents

데이터 입/출력포트를 갖는 반도체 메모리 장치, 이를이용한 메모리 모듈 및 메모리 시스템 Download PDF

Info

Publication number
KR100843707B1
KR100843707B1 KR1020060042624A KR20060042624A KR100843707B1 KR 100843707 B1 KR100843707 B1 KR 100843707B1 KR 1020060042624 A KR1020060042624 A KR 1020060042624A KR 20060042624 A KR20060042624 A KR 20060042624A KR 100843707 B1 KR100843707 B1 KR 100843707B1
Authority
KR
South Korea
Prior art keywords
semiconductor memory
information
memory device
output port
data
Prior art date
Application number
KR1020060042624A
Other languages
English (en)
Other versions
KR20070109536A (ko
Inventor
정회주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060042624A priority Critical patent/KR100843707B1/ko
Priority to US11/783,509 priority patent/US7697363B2/en
Priority to TW096116668A priority patent/TWI344086B/zh
Publication of KR20070109536A publication Critical patent/KR20070109536A/ko
Application granted granted Critical
Publication of KR100843707B1 publication Critical patent/KR100843707B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)
  • Dram (AREA)

Abstract

데이터 입/출력포트를 갖는 반도체 메모리 장치가 개시된다. 본 발명에 의한 반도체 메모리 장치는 디바이스 ID정보를 포함하는 패킷 명령을 디코딩하여 자신의 읽기 또는 쓰기 명령인지 아니면 다른 반도체 메모리 장치의 읽기 또는 쓰기 명령인지를 감지하는 제어신호들에 의해 인에이블되는 데이터 입/출력포트를 갖는다. 데이지 체인 구조의 메모리 모듈 및 메모리 시스템을 본 발명에 의한 메모리 장치로 구성하면 데이터 입/출력포트의 소비전력을 감소할 수 있다.

Description

데이터 입/출력포트를 갖는 반도체 메모리 장치, 이를 이용한 메모리 모듈 및 메모리 시스템{Semiconductor memory device having data input/output port, Memory module using thereof and Memory system}
도1A 및 도1B는 PTP 방식의 데이지 체인 구조를 갖는 메모리 시스템의 개념적인 블럭도들이다.
도2는 본 발명에 바람직한 실시 예에 따른 반도체 메모리 장치의 블럭도이다.
도3은 도2의 메모리 장치의 입출력 버퍼 제어부의 일실시예에 따른 회로도이다.
도4는 본 발명의 바람직한 실시 예에 따른 패킷 명령을 나타내는 도면이다.
도5는 본 발명의 바람직한 실시 예에 따른 메모리 시스템의 동작을 나타내는 타이밍도이다.
도6은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 블럭도이다.
도7A 및 도7B는 도6의 메모리 장치의 입출력 버퍼 제어부의 일실시예에 따른 회로도이다.
도8A 및 도8B는 본 발명에 따른 메모리 시스템을 나타내는 블럭도들이다.
본 발명은 데이터 입/출력포트를 갖는 반도체 메모리 장치, 이를 이용한 메모리 모듈 및 메모리 시스템에 관한 것으로, 더욱 상세하게는 데이지 체인을 구성하는 데이터 입/출력포트를 선택적으로 동작 할 수 있는 반도체 메모리 장치, 이를 이용한 메모리 모듈 및 메모리 시스템에 관한 것이다.
통상적으로 메모리 시스템은 메모리 콘트롤러와 이에 연결된 메모리 모듈을 포함한다. 일반적으로 메모리 시스템의 대용량화를 위해서 메모리 콘트롤러와 연결되는 메모리 모듈 수를 증가시키는 방법을 사용한다. 상술한 바와 같이 메모리 모듈 수를 증가시키는 방법은 메모리 콘트롤러와 메모리 모듈사이의 신호선들이 멀티 드롭(Multi-Drop)방식으로 연결되므로 용량성 부하(Capacitive load)가 증가하여 메모리 시스템의 고속화에 문제가 발생한다. 그러므로 고속동작을 요하는 데이터 버스에 연결되는 메모리의 숫자는 SDRAM에서는 최대 8개, DDR에서는 4개 그리고 DDR2/3에서는 2개 등으로 제한되어지고 있다.
상술한 바와 같은 메모리 시스템의 고속화의 문제점을 해결하기 위해 메모리 콘트롤러와 메모리 모듈상의 메모리 사이의 신호선들을 1:1로 연결하는 포인트 투 포인트(PTP : point-to-point라 일컬음) 구조가 메모리 시스템에 채용되고 있다.
이러한 PTP 구조에서 메모리 시스템의 대용량화를 위해서 하나의 메모리 모듈에 많은 수의 메모리들을 실장 할 경우 메모리 콘트롤러와 메모리 모듈을 연결하기 위한 메모리 모듈 탭 수를 줄이기 위해 실장 되는 메모리들을 데이지 체 인(daisy chain)방식으로 연결하는 구조가 연구되고 있다.
도1A 및 도1B는 PTP 방식의 데이지 체인 구조를 갖는 메모리 시스템의 개념적인 블럭도들이다. 도1A는 커맨드/어드레스/쓰기 데이터(C/A/WD, 이하 C/A/WD라 한다)를 병합해서 동일한 전송라인으로 전송하는 메모리 시스템을 나타낸다. 도1B는 커맨드/어드레스(C/A)와 쓰기 데이터(WD)를 각각 다른 전송라인으로 전송하는 메모리 시스템을 나타낸다.
먼저, 도1A를 참고하면, 메모리 시스템(100)은 메모리 콘트롤러(MC, 이하 MC라 한다.)와 메모리 모듈(MM)로 구성되고, 메모리 모듈(MM)은 n개의 분리된 메모리 그룹들(S1~Sn)을 포함한다. MC는 각 메모리 그룹으로 커맨드, 어드레스 및 쓰기 데이터(C/A/WD, 이하 C/A/WD라 한다.)를 출력하는 제1출력 포트(Tx1~ Txn) 및 각 메모리 그룹으로부터 읽기 데이터(RD)를 수신하는 제2입력 포트(Rx1~ Rxn)를 구비한다. 각 메모리 그룹의 메모리들(P, S)은 데이지 체인방식으로 연결되고, MC로부터 커맨드, 어드레스 및 쓰기 데이터(C/A/WD)를 직접 입력 받는 첫번째 메모리(P)와 이로부터 커맨드, 어드레스, 쓰기 데이터(C/A/WD)를 입력 받는 두번째 메모리(S)를 포함한다. 메모리(P)는 MC로부터 신호(C/A/WD)를 입력 받는 입력포트(Rx_p), C/A/WD를 메모리(S)로 중계 출력하는 출력포트(Tx_p) 및 자신의 읽기 데이터를 메모리(S)로 출력하는 데이터 출력포트(Tx_rdp)를 포함한다. 메모리(S)는 메모리(P)로부터 신호(C/A/WD)를 입력 받는 입력포트(Rx_p), 메모리(P)로부터 읽기 데이터를 입력 받는 데이터 입력포트(Rx_rds) 및 데이터 입력포트(Rx_rds)로부터 전송되는 읽기 데이터 또는 자신의 읽기 데이터를 MC로 출력하는 데이터 출력포트(Tx_rds)를 포함한다.
메모리 시스템(100)의 읽기 동작을 살펴보면, 메모리(P)의 읽기 데이터는 메모리(P)의 데이터 출력포트(Tx_rdp), 메모리(S)의 데이터 입력 포트(Rx_rds) 및 데이터 출력포트(Tx_rds)를 거쳐 MC로 전달 된다. 이를 위해 메모리(S)는 메모리(P)의 읽기 데이터를 중계전송하기 위해 항상 데이터 입력포트(Rx_rds) 및 데이터 출력포트(Tx_rds)를 구성하는 회로들을 동작하고 있어야만 한다. 즉, 메모리(S)는 언제 메모리(P)가 읽기 동작을 수행하고 메모리(P)의 읽기 데이터를 언제 MC로 중계 전송해야할 지 알 수 없기 때문에 데이터 입출력포트(Rx_rds, Tx_rds)를 구성하는 회로들을 항상 동작하고 있어야 한다. 즉, 이에 따른 소비전력이 커지는 문제점이 발생한다.
다음으로 도1B를 참고하면, 도1B의 메모리 시스템(100’은 도1A의 메모리 시스템과 쓰기 데이터의 전송방식을 제외하고는 동일하다. 즉 메모리(P)는 도1A의 메모리(P)의 구성 외에 MC로부터 쓰기 데이터(WD)를 입력 받는 데이터 입력포트(Rx_wd)를 더 포함한다. 메모리(P)는 메모리(S)의 쓰기 동작을 위해 MC로부터 쓰기 데이터를 입력 받아 메모리(S)로 중계 전송 한다. 즉, 메모리(P)는 언제 메모리(S)에 쓰기 데이터를 중계전송 해야 할지 알 수 없기 때문에 항상 자신의 데이터 입출력포트를 동작하고 있어야 한다.
상기와 같이 데이지 체인을 구성하는 메모리 시스템에서 각 메모리 장치는 데이터의 중계 전송을 위해 자신의 데이터 입출력포트를 구성하는 회로들을 항상 동작하고 있어야 하므로 이로 인한 소비전력이 증가하는 문제점이 발생하게 된다. 특히 메모리들간의 통신이 고속화됨에 따라 데이터 입출력포트를 구성하는 회로들의 소비전력이 전체 메모리 시스템의 상당한 양을 차지하게 되므로 저소비전력을 위해서는 상기와 같은 문제점을 해결해야 한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1목적은 데이터 입/출력포트를 선택적으로 동작할 수 있는 반도체 메모리 장치를 제공함에 있다.
또한, 본 발명의 제2목적은 상기 반도체 메모리 장치를 이용한 메모리 모듈 및 메모리 시스템을 제공하는데 있다.
상기 제1목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 디바이스 ID정보를 포함하는 패킷 명령을 디코딩하여 상기 디코딩된 디바이스 ID정보와 저장된 ID정보가 다르고 상기 패킷 명령이 읽기 명령인 경우 제1신호를 발생하는 패킷 디코더 및 상기 제1신호에 응답해서 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비한다.
상기 제1목적을 달성하기 위한 본 발명의 다른 반도체 메모리 장치는 디바이스 ID정보를 포함하는 패킷 명령을 디코딩하여 상기 디코딩된 디바이스 ID정보와 저장된 ID정보가 다르고 상기 패킷 명령이 쓰기 명령임을 나타내는 제1신호를 발생하는 패킷 디코더 및 상기 제1신호에 응답해서 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비한다.
상기 제2목적을 달성하기 위한 본 발명의 메모리 모듈은 데이지 체인 구조를 가지는 제1 내지 제n반도체 메모리 장치들을 구비하고, 상기 제1반도체 메모리 장치는 외부로부터 디바이스 ID정보가 포함된 패킷 명령을 입력받는 입력포트, 상기 입력포트로부터 출력되는 상기 패킷 명령을 입력받고 상기 제2반도체 메모리 장치로 전송하는 출력포트, 상기 디바이스 ID정보가 상기 제1반도체 메모리 장치의 ID정보와 일치하고 상기 패킷 명령이 읽기 명령인 경우 인에이블되어 읽기 데이터를 상기 제2반도체 메모리 장치로 전송하는 데이터 출력포트를 구비하고, 상기 제2 내지 제n-1반도체 메모리 장치는 앞단의 반도체 메모리 장치로부터 상기 패킷 명령을 수신하는 입력포트, 상기 입력포트로부터 출력되는 상기 패킷 명령을 수신하고 뒷단의 반도체 메모리 장치로 전송하는 출력포트, 상기 디바이스 ID정보가 상기 앞단의 반도체 메모리 장치들의 ID정보들중의 하나의 ID정보와 일치하고 상기 패킷 명령이 읽기 명령인 경우에 인에이블되는 데이터 입력포트 및데이터 출력포트를 구비하고, 상기 제n반도체 메모리 장치는 상기 제n-1반도체 메모리 장치로부터 상기 패킷 명령을 수신하는 입력포트, 상기 디바이스 ID정보가 상기 제1 내지 제n-1반도체 메모리 장치들의 ID정보들중의 하나의 ID정보와 일치하고 상기 패킷 명령이 읽기 명령인 경우에 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비하는 것을 특징으로 한다.
상기 제2목적을 달성하기 위한 본 발명의 다른 메모리 모듈은 데이지 체인 구조를 가지는 제1 내지 제n반도체 메모리 장치들을 구비하고,상기 제1반도체 메모리 장치는 외부로부터 디바이스 ID정보가 포함된 패킷 명령을 수신하는 입력포트, 상기 입력포트를 통하여 전송되는 상기 패킷 명령을 상기 제2반도체 메모리 장치로 전송하는 출력포트, 상기 디바이스 ID정보가 상기 제2 내지 제n반도체 메모리 장치들의 ID정보들중의 하나의 ID정보와 일치하고 상기 패킷 명령이 쓰기 명령인 경우에 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비하고, 상기 제2 내지 제n-1반도체 메모리 장치들 각각은 앞단의 반도체 메모리 장치의 출력포트로부터 전송되는 패킷 명령을 수신하는 입력포트, 상기 입력포트를 통하여 전송되는 상기 패킷 명령을 뒷단의 반도체 메모리 장치로 전송하는 출력포트, 상기 디바이스 ID정보가 뒷단의 반도체 메모리 장치들의 ID정보들중의 하나의 ID정보와 일치하고 상기 패킷 명령이 쓰기 명령인 경우에 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비하고, 상기 제n반도체 메모리 장치는 상기 제n-1반도체 메모리 장치의 출력포트로부터 전송되는 패킷 명령을 수신하는 입력 포트, 상기 디바이스 ID정보가 제n반도체 메모리 장치의 ID정보와 일치하고 상기 패킷 명령이 쓰기 명령인 경우에 인에이블되는 데이터 입력 포트를 구비하는 것을 특징으로 한다.
상기 제2목적을 달성하기 위한 본 발명의 메모리 시스템은 메모리 콘트롤러, 및 데이지 체인 구조를 가지는 제1 내지 제n반도체 메모리 장치들을 구비하는 메모리 모듈을 구비하고, 상기 제1반도체 메모리 장치는 상기 메모리 컨트롤러로부터 입력되는 디바이스 ID정보가 포함된 패킷 명령을 수신하는 입력포트, 상기 입력포트로부터 출력되는 상기 패킷 명령을 수신하고 상기 제2반도체 메모리 장치로 전송하는 출력포트, 상기 디바이스 ID정보가 상기 제1반도체 메모리 장치의 ID정보와 일치하고 상기 패킷 명령이 읽기 명령인 경우 인에이블되어 읽기 데이터를 상기 제2반도체 메모리 장치로 전송하는 데이터 출력포트를 구비하고, 상기 제2 내지 제n- 1반도체 메모리 장치는 앞단의 반도체 메모리 장치로부터 상기 패킷 명령을 수신하는 입력포트, 상기 입력포트로부터 출력되는 상기 패킷 명령을 수신하고 뒷단의 반도체 메모리 장치로 전송하는 출력포트, 상기 디바이스 ID정보가 상기 앞단의 반도체 메모리 장치들의 ID정보들중의 하나의 ID정보와 일치하고 상기 패킷 명령이 읽기 명령인 경우에 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비하고, 제n반도체 메모리 장치는 상기 제n-1반도체 메모리 장치로부터 상기 패킷 명령을 수신하는 입력포트, 상기 디바이스 ID정보가 상기 제1 내지 제n-1반도체 메모리 장치들의 ID정보들중의 하나의 ID정보와 일치하고 상기 패킷 명령이 읽기 명령인 경우에 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비하는 것을 특징으로 한다.
상기 제2목적을 달성하기 위한 본 발명에 따른 다른 메모리 시스템은 메모리 콘트롤러, 및 데이지 체인 구조를 가지는 제1 내지 제n반도체 메모리 장치들을 구비하는 메모리 모듈을 구비하고, 상기 제1반도체 메모리 장치는 상기 메모리 콘트롤러로부터 인가되는 디바이스 ID정보가 포함된 패킷 명령을 수신하는 입력포트, 상기 입력포트를 통하여 전송되는 상기 패킷 명령을 상기 제2반도체 메모리 장치로 전송하는 출력포트, 상기 디바이스 ID정보가 상기 제2 내지 제n반도체 메모리 장치들의 ID정보들중의 하나의 ID정보와 일치하고 상기 패킷 명령이 쓰기 명령인 경우에 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비하고, 상기 제2 내지 제n-1반도체 메모리 장치들 각각은 앞단의 반도체 메모리 장치의 출력포트로부터 전송되는 패킷 명령을 수신하는 입력포트, 상기 입력포트를 통하여 전송되는 상기 패킷 명령을 뒷단의 반도체 메모리 장치로 전송하는 출력포트, 상기 디바이스 ID정보가 뒷단의 반도체 메모리 장치들의 ID정보들중의 하나의 ID정보와 일치하고 상기 패킷 명령이 쓰기 명령인 경우에 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비하고, 상기 제n반도체 메모리 장치는 상기 제n-1반도체 메모리 장치의 출력포트로부터 전송되는 패킷 명령을 수신하는 입력 포트, 상기 디바이스 ID정보가 제n반도체 메모리 장치의 ID정보와 일치하고 상기 패킷 명령이 쓰기 명령인 경우에 인에이블되는 데이터 입력 포트를 구비하는 것을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. 또한 설명의 편의 및 이해의 명확화를 위해 본 발명의 특징적인 부분은 자세히 설명하고, 종래와 동일한 구성 및 동작은 본 발명의 기술분야에서 통상의 지식을 가진 자라면 쉽게 이해할 수 있으므로 자세한 설명은 생략한다.
본 발명의 실시 예에서는 메모리 모듈의 하나의 분리된 메모리 그룹의 하나의 메모리만을 도시 하고 있으나 이는 설명의 편의를 위함이고 메모리 그룹은 4개 또는 8개로 구성될 수 있다. 또한 각 메모리 그룹은 2개이상의 메모리가 데이지 체인 구조를 가지고 연결될 수 있다.
도2은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블록도이다.
도2을 참조하면, 반도체 메모리 장치(200)는 제1입력 포트(202), 제1출력 포트(204), ID레지스터(206), 패킷 디코어(208), 입/출력 포트 제어부(210), 데이터 입력포트(212), 메모리 코어(CORE)(214), 선택기(216) 및 데이터 출력포트(218)를 포함한다. 제1입력포트(202)는 버퍼(B1)로 구성되고, 제1출력포트(204)는 버퍼(B2)로 구성되고, 제2입력포트(212)는 버퍼(B3)와 직병렬 변환기(213)로 구성되고, 제2출력포트(218)는 병직렬 변환기(219)와 버퍼(B4)로 구성되어 있다.
제1입력포트(202)는 반도체 메모리 장치(200)가 첫번째 반도체 메모리 장치(P)일때는 MC로부터 커맨드, 어드레스, 및 쓰기 데이터로 이루어진 패킷 명령(C/A/WD)을 입력 받아 내부 패킷 명령(c/a/wd)를 발생하고, 두번째 반도체 메모리 장치(S)일때에는 첫번째 반도체 메모리 장치(P)로부터 패킷 명령(C/A/WD)을 수신하여 내부 패킷 명령(c/a/wd)을 발생한다. 분리된 메모리 그룹의 반도체 메모리 장치들은 데이지 체인 구조를 가지고 연결되며, 첫번째 반도체 메모리 장치(P)를 제외한 반도체 메모리 장치들 각각은 앞단의 반도체 메모리 장치로부터 패킷 명령(C/A/WD)을 수신한다.
제1출력포트(204)는 내부 패킷 명령(c/a/wd)를 입력하고 패킷 명령(C/A/WD)를 발생한다. 즉, 데이터 체인 구조를 이루는 반도체 메모리 장치들 각각은 제1입력포트(202)를 통하여 입력된 패킷 명령(C/A/WD)를 제1출력포트(204)를 통하여 다음단의 반도체 메모리 장치의 제1입력포트(202)로 중계 전송한다. 만약 반도체 메모리 장치가 데이지 체인 구조의 마지막 반도체 메모리 장치인 경우는 제1출력포트(204)는 디스에이블 상태로 동작하지 않는다.
ID레지스터(206)는 데이지 체인 구조의 디바이스 ID정보를 저장한다. 즉, 디바이스 ID정보는 데이지 체인 구조를 이루는 반도체 메모리 장치들 각각을 식별하 기 위한 식별 정보이다. 예를 들면, 데이터 체인 구조를 이루는 반도체 메모리 장치들이 4개라면, 2비트의 식별 정보가 사용될 수 있으며, 4개의 반도체 메모리 장치들 각각의 식별 정보는 “00”, “01”, “10”, “11”이 될 수 있다.
패킷 디코더(208)는 제1입력포트(202)로부터 전송되는 패킷 명령(C/A/WD)을 수신한다. 후술되겠지만, 패킷 명령(C/A/WD)에는 커맨드(C), 어드레스(A), 및 라이트 데이터(WD)뿐만 아니라 ID정보가 포함되어 있다. 패킷 디코더(208)는 내부 패킷 명령(c/a/wr)을 디코딩하여 내부 패킷 명령에 포함된 ID정보와 ID레지스터(206)의 ID정보를 비교하고 반도체 메모리 장치의 동작에 필요한 커맨드, 제어신호(SRD, RP_RD) 및 어드레스 등을 생성한다. 제어신호(SRD)는 ID정보가 일치하고 패킷 명령(C/A/WD)이 읽기 명령일 때, 즉 자신의 읽기 명령을 감지하여 활성화되고, 제어신호(RP_RD)는 ID정보가 일치하지 않고 패킷 명령이 읽기 명령일 때, 즉 자신의 읽기 명령이 아님을 감지하여 활성화된다. 제어신호(SRD)의 활성화 시점은 반도체 메모리 장치의 캐시 레이턴시(CL;Cas Latency)에 의해 결정되고 그 활성화 구간은 반도체 메모리 장치의 버스트 길이(BL; Burst Length)에 의해 결정된다. 캐스 레이턴시란 메모리 코어(214)로 리드 명령이 인가된 후 출력 포트(218)를 통하여 데이터가 출력될 때까지의 클럭 사이클을 말하고, 버스트 길이란 반도체 메모리 장치(200)가 리드 명령에 응답하여 출력 포트(218)를 통하여 직렬로 출력하는 데이터의 수를 말한다. 또한, 제어신호(RP_RD)의 활성화 시점은 데이지 체인 구조를 이루는 반도체 메모리 장치의 캐스 레이턴스와 반도체 메모리 장치들사이의 중계전송시간에 의해 결정되고 활성화 구간은 데이지 체인 구조를 이루는 반도체 메모리 장치 들 각각의 앞단의 반도체 메모리 장치의 버스트 길이에 의해 결정된다.
입/출력 포트 제어부(210)는 패킷 디코더(208)로부터 발생되는 제어신호들(SRD, RP_RD)를 입력 받고 데이터 입/출력 포트(212, 218)의 인에이블 시점을 결정하는 인에이블 신호들(Rx_en, Tx_en)을 출력한다. 데이터 입력포트 인에이블 신호(Rx_en)은 제어신호(RP_RD)에 응답해서 활성화되고 데이터 출력포트 인에이블 신호(Tx_en)는 제어신호(SRD)와 제어신호(RP_RD)에 응답해서 활성화된다. 직병렬 변환기(213)는 패킷 형태로 입력되는 직렬 읽기 데이터를 병렬 데이터로 전환한다. 데이터 입력포트(212)는 반도체 메모리 장치(200)가 첫번째 반도체 메모리 장치(P)일때는 항상 동작하지 않는 디스에이블 상태이고, 첫번째 반도체 메모리 장치(P)가 아닌 경우에는 입/출력 포트 제어부(210)의 제어신호(Rx_en)에 응답해서 인에이블 되어 데이지 체인 구조를 이루는 반도체 메모리 장치들의 앞단의 반도체 메모리 장치로부터 제1읽기 데이터를 입력 받는다.
메모리 코어(214)는 패킷 디코더(208)의 커맨드 및 어드레스에 응답해서 제2읽기 데이터를 출력한다.
선택기(216)는 패킷 디코더(208)의 제어신호(SRD)에 응답해서 메모리 코어(214)로부터 출력되는 데이터(rd)와 데이터 입력 포트(212)로부터 출력되는 데이터 중 하나의 데이터를 선택해서 출력한다. 제어신호(SRD)가 활성화되면 메모리 코어(214)로부터의 제2읽기 데이터(rd)를 출력하고 그렇지 않으면 데이터 입력포트(212)를 통해 전송되는 데이터를 출력한다.
병직렬 변환기(219)는 선택기(216)로부터 전송되는 병렬 데이터를 직렬 데이 터로 변환한다. 데이터 출력포트(218)는 제어신호(Tx_en)에 응답해서 인에이블하고 선택기(216)로부터 출력되는 데이터를 출력한다. 반도체 메모리 장치(200)가 첫번째 반도체 메모리 장치(P)로 사용될때는 데이지 체인상의 뒷단의 반도체 메모리 장치로, 마지막 반도체 메모리 장치로 사용될때는 MC로 읽기 데이터를 출력한다.
도3은 도2의 반도체 메모리 장치의 입/출력 포트 제어부의 상세 회로도이다. 도3을 참조하면, 입/출력 포트 제어부(210)는 패킷 디코더(208)의 출력신호인 제어신호들(SRD, RP_RD) 각각을 수신하는 논리 OR 로직(211)과 지연소자(R)를 포함한다. 제어신호(SRD)가 활성화되면 데이터 출력포트(218)의 동작을인에이블하기 위한 인에이블 신호(Tx_en)를 활성화 한다. 제어신호(RP_RD)가 활성화되면 데이터 입력포트(212)의 동작을 인에이블하기 위한 인에이블 신호(Rx_en)가 활성화되고 지연소자(R)의 지연시간 후에 데이터 출력포트 인에이블 신호(Tx_en)가 활성화된다. 지연소자(R)의 지연시간은 읽기 데이터가 데이터 입력포트(212) 및 선택기(216)를 지나는데 소요되는 시간보다 약간 작은 것이 바람직하다.
도4는 본 발명의 실시예에 따른 패킷 명령의 일 실시예를 나타낸다. 패킷 명령(C/A/WD)은 시스템 클럭(CLK)의 두 주기에 6비트 크기를 갖는 신호들로서 6개의 핀을 통해 전송 된다. 첫번째 전송되는 명령 신호는 명령 정보(C0~C2) 및 ID정보(CS0, CS1)를 나타낸다. 두번째 이후 전송되는 명령 신호는 해당 메모리 코어의 뱅크 어드레스(BA0~BA3) 및 어드레스(A0~A13)를 나타낸다.
도5A는 도2의 본 발명의 반도체 메모리 장치가 적용된 메모리 시스템의 구성을 나타내는 블록도로서, 메모리 시스템은 메모리 콘트롤러(MC) 및 데이지 체인 구 조를 가지는 첫번째 반도체 메모리 장치(P)와 두번째 반도체 메모리 장치(S)로 구성되어 있다. 도5A에서, CRD0는 메모리 콘트롤러(MC)로부터 첫번째 반도체 메모리 장치(P)로 인가되는 패킷 명령을, CRD1은 첫번째 반도체 메모리 장치(P)로부터 두번째 반도체 메모리 장치(S)로 인가되는 패킷 명령을, RD0는 첫번째 반도체 메모리 장치(P)로부터 두번째 반도체 메모리 장치(S)로 인가되는 읽기 데이터(RD0)를, RD1은 두번째 반도체 메모리 장치(S)로부터 메모리 콘트롤러(MC)로 인가되는 읽기 데이터(RD1)를 각각 나타낸다.
도5B는 도5A에 나타낸 시스템의 읽기 동작을 나타내는 타이밍도로서, 명령 신호(C/A/WD)가 2클럭 사이클동안 인가되고, 첫번째 반도체 메모리 장치(P)와 두번째 반도체 메모리 장치(S)의 캐스 레이턴시가 6으로, 버스트 길이에 해당하는 사이클이 2클럭 사이클로 설정된 경우의 동작을 나타내는 것이다.
도2, 3, 4 및 도5를 참고하여 첫번째 반도체 메모리 장치(P)와 두번째 반도체 메모리 장치(P)의 연속적인 읽기 동작을 설명하면 다음과 같다.
먼저 첫번째 반도체 메모리 장치(P)는 MC로부터 자신의 읽기 패킷 명령(CRD_P)과 두번째 반도체 메모리 장치(S)의 읽기 패킷 명령(CRD_S)을 연속적으로 제1입력포트(202)를 통해 입력 받는다. 첫번째 반도체 메모리 장치(P)는 제2출력 포트(204)를 통해 자신의 읽기 패킷 명령(CRD_P)과 두번째 반도체 메모리 장치(S)의 읽기 패킷 명령(CRD_S)을 두번째 반도체 메모리 장치(S)로 중계 전송한다.
이와 동시에 첫번째 반도체 메모리 장치(P)의 패킷 디코더(208)는 자신의 읽기 패킷 명령(CRD_P)을 디코딩하여 패킷 명령의 ID정보와 ID레지스터(206)의 ID정 보를 비교하고 내부 읽기 명령(IRD_P)을 생성한다.
ID정보가 일치하고 읽기 명령이면, 즉 자신의 읽기 명령이 감지되면 제어신호(SRD)가 활성화되고 입/출력 포트 제어부(210)는 데이터 출력포트 인에이블 신호(Tx_en_p)를 활성화 한다. 데이터 출력포트 인에이블 신호(Tx_en_p)의 활성화 시점은 미리 정해진 반도체 메모리 장치의 캐스 레이턴시(CL)에 따라 결정되고 그 활성화 구간은 버스트 길이(BL)에 따라 결정되는 것이 바람직하다.
데이터 출력포트 인에이블 신호(Tx_en_p)의 활성화에 따라 메모리 코어(214)로부터의 제1읽기 데이터(RD_P)가 데이터 출력포트(218)로부터 두번째 반도체 메모리장치(S)로 전송된다.
두번째 반도체 메모리 장치(S)는 중계시간(tRP)후에 첫번째 반도체 메모리 장치(P)의 패킷 명령(CRD_P)과 자신의 읽기 패킷 명령(CRD_S)을 연속적으로 입력 받는다.
두번째 반도체 메모리 장치(S)의 패킷 디코더(208)는 패킷 명령(CRD_P)을 디코딩하여 자신의 읽기 명령이 아님을 감지하면 제어신호(RP_RD)를 활성화한다.
입/출력 포트 제어부(212)는 제어신호(RP_RD)에 응답해서 데이터 입력포트 인에이블 신호(Rx_en)와 데이터 출력포트 인에이블 신호(Tx_en)를 활성화한다.
데이터 입력포트(212)는 제어신호(Rx_en)에 응답해서 첫번째 반도체 메모리 장치(P)에서 전송되는 제1읽기 데이터(RD0)를 수신하고 선택기(216)을 통하여 데이터 출력포트(218)로 전송한다.
데이터 출력포트(218)는 데이터 출력 인에이블 신호(Tx_en)에 응답해서 제1 읽기 데이터(RD0)를 MC로 출력한다. 또한 패킷 디코더(208)는 연속적으로 입력된 자신의 읽기 패킷 명령(CRD_S)을 디코딩하여 자신의 읽기 명령임을 감지하고 제어신호(SRD)를 활성화한다.
입/출력 포트 제어부(210)는 제어신호(SRD)에 응답해서 데이터 출력포트 인에이블 신호(Tx_en)의 활성화 상태를 자신의 읽기 데이터가 출력될 때 까지 계속 유지하고 자신의 읽기 데이터가 출력된 후 즉, 버스트 길이에 대응하는 2클럭 사이클이 지난 후에 디스에이블 한다. 이에 응답해서 데이터 출력포트(218)는 자신의 읽기 데이터(RD_S)을 MC로 출력한다.
즉, 데이지 체인을 구성하는 메모리 장치의 데이터 입/출력포트를 자신의 명령뿐만 아니라 다른 메모리의 명령을 해석 감지하여, 필요한 시간에만 동작할 수 있도록 할 수 있어 종래의 메모리 장치에 비해 상당한 소비전력을 감소 할 수 있다.
도6은 본 발명의 제2실시 예에 따른 반도체 메모리 장치의 블록도 이다. 반도체 메모리 장치(600)는 도1B의 메모리 시스템에 적용할 수 있는 메모리 장치로서, 커맨드와 어드레스(C/A)를 전송하는 전송라인과 라이트 데이터와 리드 데이터(RD/WD)를 전송하는 전송라인이 분리되어 있는 것을 제외하고는 도2의 메모리 장치와 동일하다.
도6을 참고하여 발명의 명확화와 설명의 편의를 위해 도2의 메모리 장치와의 구성상의 차이점만을 설명한다.
제1입/출력포트(202, 204)는 도2의 메모리 장치의 입출력 포트와 동일하고 다만 쓰기 데이터를 제외한 C/A를 포함하는 패킷 명령을 입력 받아 데이지 체인 구조를 이루는 반도체 메모리 장치들의 뒷단의 반도체 메모리 장치로 중계 출력한다.
패킷 디코더(608)는 도2의 메모리 장치의 패킷 디코더(208)와 같이 자신의 읽기 명령인지 아닌지를 감지함과 더불어 쓰기 명령이 자신의 것인지 아닌지를 감지한다. 즉, 패킷 명령이 쓰기 명령인 경우에 패킷 명령에 포함된 ID정보와 ID레지스터(206)의 ID를 비교하여, 일치하면 자신의 쓰기 명령을 나타내는 제어신호(SWR)를 활성화하고 일치하지 않으면 쓰기 데이터를 중계 전송하라는 제어신호(RP_WR)을 활성화한다.
입/출력 포트 제어부(610)는 패킷 디코더(208)로부터 발생되는 제어신호들(SRD, RP_RD, SWR, RP_WR)를 입력 받아 데이터 입/출력 포트(212, 218)의 인에이블 시점을 결정하는 인에이블 신호들(Rx_en, Tx_en)을 출력한다. 후술하겠지만, 입/출력 포트 제어부(610)은 제어신호(SRD, RP_RD)가 활성화되는 경우는 도2의 입/출력제어부(210)과 동일하게 동작하고, 제어신호(SWR)가 활성화되면 데이터 입력포트 인에이블 신호(Rx_en)을 활성화하고, 제어신호(RP_WR)가 활성화되면 데이터 출력포트 인에이블 신호(Tx_en)을 활성화한다. 제어신호(SWR)에 의한 제어신호(Rx_en)의 활성화시점은 반도체 메모리장치의 라이트 레이턴시(WL)에 의해 결정되고 활성화 구간은 반도체 메모리 장치의 버스트 길이(BL)에 의해 결정되는 것이 바람직하다. 또한 제어신호(RP_WR)에 의한 데이터 출력 인에이블 신호(Tx_en)의 활성화 시점은 반도체 메모리 장치의 라이트 레이턴스와 중계시간에 의해 결정되고 그 활성화 구간은 버스트 길이에 의해 결정되는 것이 바람직하다.
데이터 입력포트(212)는 도2의 메모리 장치와 동일하고, 반도체메모리 장치(600)가 첫번째 반도체 메모리 장치일때는 MC로부터 쓰기 데이터(WD)를 입력 받고, 두번째 반도체 메모리 장치일때는 데이지 체인 구조를 이루는 반도체 메모리 장치들의 앞단에 위치하는 반도체 메모리 장치로부터 제1읽기 데이터 또는 쓰기 데이터(RD/WD)를 입력 받는다.
선택기(612)는 패킷 디코더(608)의 제어신호(SWR)에 응답해서 데이터 입력포트(212)를 통해 전달되는 쓰기 데이터(WD)를 메모리 코어(214)로 또는 선택기(216)으로 전송한다. 즉, 제어신호(SWR)이 활성화하면 쓰기 데이터를 메모리 코어(214)로 그렇지 않으면 선택기(216)으로 전송한다.
선택기(216)는 패킷 디코더(608)의 제어신호(SRD)가 활성화하면 메모리 코어(214)로부터의 제2읽기 데이터를 출력하고 그렇지 않으면 제1 읽기 또는 쓰기 데이터(RD/WD)를 출력한다.
도7A 및 7B는 도6의 반도체 메모리 장치의 입/출력 포트 제어부의 상세 회로도를 나타낸다. 도7A 및 도7B의 입/출력 포트 제어부는 OR로직들과 지연소자들(R)을 포함하며, 도7A는 반도체 메모리 장치가 첫번째 반도체 메모리 장치로 사용될 때, 도7B는 반도체 메모리 장치가 첫번째 반도체 메모리 장치가 아닌 경우를 나타낸다.
먼저 도7A를 참조하면, 데이터 입력포트 인에이블 신호(Rx_en)는 제어신호(SWR)과 제어신호(RP_WR)에 응답해서 각각 활성화하고, 데이터 출력포트 인에이블 신호(Tx_en)는 제어신호(SRD)와 제어신호(RP_WR)에 응답해서 각각 활성화한다. 데이터 출력포트 인에이블 신호(Tx_en)는 제어신호(RP_WR)가 활성화된 후 지연소자(R)을 거친 후에 활성화된다. 지연소자(R)의 지연량은 쓰기 데이터(WD)가 데이터 입력포트(212)를 거치면서 지연되는 시간과 동일한 것이 바람직하다.
다음으로 도7B를 참조하면, 데이터 입력포트 인에이블 신호(Rx_en)는 제어신호들(SWR, RP_WR, RP_RD)에 응답해서 각각 활성화하고, 데이터 출력포트 인에이블 신호(Tx_en)는 제어신호들(SRD, RP_WR, RP_RD)에 응답해서 각각 활성화한다. 데이터 출력포트 인에이블 신호(Tx_en)는 제어신호들(RP_WR, RP_RD) 각각이 활성화된 후 지연소자(R)을 거친 후에 활성화된다. 지연소자(R)의 지연량은 쓰기 또는 읽기 데이터가 데이터 입력포트(212)를 거치면서 지연되는 시간과 동일한 것이 바람직하다.
도8A 및 도8B는 각각 도2의 반도체 메모리 장치 4개가 데이지 체인을 구성하는 메모리 시스템을, 도6의 반도체 메모리 장치 4개가 데이지 체인을 구성하는 메모리 시스템의 블록도이다.
먼저, 도8A를 참고하면, 메모리 시스템(800)은 MC와 4개의 반도체 메모리장치들(P, S, T, F)로 이루어진 메모리 그룹(S0)를 포함한다. 첫번째 반도체 메모리 장치(P)는 ID레지스터(206)에 자신의 ID정보(ID0)만을, 두번째 반도체 메모리 장치(S)는 ID레지스터(206)에 자신의 ID정보(ID1)외에 첫번째 반도체 메모리 장치(P)의 ID정보(ID0)를, 세번째 반도체 메모리 장치(T)는 ID 레지스터(206)에 자신의 ID정보(ID2)외에 ID정보들(ID0, ID1)을, 네번째 반도체 메모리 장치(F)는 ID레지스터(206)에 자신의 ID정보(ID3)외에 ID정보들(ID0, ID0, ID2)를 저장한다. 각각의 메모리들은 자신 ID정보와 MC로부터 전송되는 패킷 명령의 ID정보를 비교하여 자신의 읽기 명령을 감지하거나 자신이외의 다른 반도체 메모리 장치들의 읽기 명령을 감지하여 데이터 입/출력포트의 인에이블 시점을 결정하게 된다. 즉, 두번째 반도체 메모리 장치(S)는 첫번째 반도체 메모리 장치(P)의 읽기 명령을 감지한 경우에, 세번째 반도체 메모리 장치(T)는 첫번째 반도체메모리 장치(P) 또는 두번째 반도체 메모리 장치(S)의 읽기 명령을 감지한 경우, 네번째 반도체 메모리 장치(F)는 첫번째 반도체 메모리 장치(P) 또는 두번째 반도체 메모리 장치(S) 또는 세번째 반도체 메모리 장치(T)의 읽기 명령을 감지한 경우에 각각 자신의 데이터 입/출력포트를 인에이이블하여 읽기 데이터를 MC로 중계 전송한다.
다음으로 도8B를 참고하면, 메모리 시스템(810)의 메모리 그룹(S0)의 데이지 체인을 구성하는 모든 반도체 메모리 장치들(P~F)은 각각 모든 메모리의 ID정보(ID0~ID3)를 저장한다. 모든 반도체 메모리 장치들(P~F)은 읽기 명령을 감지하고 읽기 데이터의 중계전송을 위해 각 반도체 메모리 장치들의 데이터 입/출력포트를 인에이블하는 것과 더불어 쓰기 명령을 감지하고 쓰기 데이터의 중계전송을 위해서 데이터 입/출력포트의 인에이블을 선택적으로 결정한다. 즉, 첫번째 반도체 메모리 장치(P)는 다른 반도체 메모리 장치들(S, T, F)중 어느 하나의 쓰기 동작을 위해, 두번째 반도체 메모리 장치(S)는 세번째 반도체 메모리 장치(T) 또는 네번째 반도체 메모리 장치(F)의 어느 하나의 쓰기 동작을 위해 각각의 데이터 입/출력포트를 선택적으로 인에이블 한다. 또한 네번째 반도체 메모리장치(F)는 자신의 쓰기 동작을 위해서만 데이터 입력포트를 선택적으로 인에이블 한다. 상기와 같이 메모리시 스템의 데이지 체인을 구성하는 메모리들이 많아지는 경우에 본 발명의 메모리 장치를 이용하는 경우 더욱 더 종래의 메모리 시스템보다 소비전력을 감소할 수 있음은 당연할 것이다.
상기와 같은 본 발명에 따르면, 다수의 메모리들이 데이지 체인방식으로 연결되어 데이터의 중계전송을 필요로 하는 메모리 시스템의 소비전력을 감소할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 디바이스 ID정보를 포함하는 패킷 명령을 디코딩하여 상기 디코딩된 디바이스 ID정보와 저장된 ID정보가 다르고 상기 패킷 명령이 읽기 명령인 경우 제1신호를 발생하는 패킷 디코더; 및
    상기 제1신호에 응답해서 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 디바이스 ID정보를 저장하는 레지스터를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 패킷 디코더는
    상기 디코딩된 디바이스 ID정보와 상기 레지스터에 저장된 ID정보가 일치하고 상기 패킷 명령이 읽기 명령인 경우 제2신호를 발생하고, 상기 데이터 출력포트는 상기 제2신호에 응답해서 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 반도체 메모리 장치는
    입/출력 포트 제어부를 더 구비하고,
    상기 입/출력 포트 제어부는
    상기 패킷 디코더의 상기 제1신호와 상기 제2신호를 논리 조합하여 데이터 입력포트 인에이블 신호 및 데이터 출력포트 인에이블 신호를 발생하고
    상기 데이터 입력포트 및 상기 데이터 출력포트는 상기 데이터 입력포트 인에이블 신호 및 상기 데이터 출력포트 인에이블 신호 각각에 응답하여 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 데이터 입력포트는
    데이터 입력버퍼 및 직병렬변환기를 포함하고
    상기 데이터 출력포트는
    병직렬변환기 및 데이터 출력버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 반도체 메모리 장치는
    메모리 코어를 더 구비하고,
    상기 데이터 입력포트에서 전송되는 제1읽기 데이터와 상기 메모리 코어로부터 제2읽기 데이터를 각각 입력 받아 상기 제2신호에 응답하여 둘 중의 하나를 상기 데이터 출력포트로 전송하는 선택기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 디바이스 ID정보를 포함하는 패킷 명령을 디코딩하여 상기 디코딩된 디바이스 ID정보와 저장된 ID정보가 다르고 상기 패킷 명령이 쓰기 명령임을 나타내는 제1신호를 발생하는 패킷 디코더; 및
    상기 제1신호에 응답해서 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 반도체 메모리 장치는
    상기 ID정보를 저장하는 레지스터를 더 구비하는 것을 특징으로 하는반도체 메모리 장치.
  9. 제8항에 있어서, 상기 패킷 디코더는
    상기 디코딩된 디바이스 ID정보와 상기 레지스터에 저장된 ID정보가 일치하고 상기 패킷 명령이 쓰기 명령임을 나타내는 제2신호를 발생하고,
    상기 데이터 입력포트는 상기 제2신호에 응답해서 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 반도체 메모리 장치는
    입출력 포트 제어부를 더 구비하고,
    상기 입출력 포트제어부는
    상기 패킷 디코더의 상기 제1신호와 상기 제2신호를 논리 조합하여 데이터 입력포트 인에이블 신호 및 데이터 출력포트 인에이블 신호를 발생하고,
    상기 데이터 입력포트 및 상기 데이터 출력포트는 상기 데이터 입력포트 인에이블 신호 및 상기 데이터 출력포트 인에이블 신호 각각에 응답하여 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 데이터 입력포트는
    쓰기 데이터 입력버퍼 및 직병렬 변환기를 포함하고,
    상기 데이터 출력포트는
    병직렬변환기 및 쓰기 데이터 출력버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 반도체 메모리 장치는
    메모리 코어를 더 구비하고,
    상기 데이터 입력포트에서 전송되는 쓰기 데이터를 상기 제2신호에 응답해서 상기 메모리 코어로 전송하거나 상기 쓰기 데이터를 상기 데이터 출력포트로 전송하는 제1선택기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 패킷 디코더는 상기 디바이스 ID정보가 상기 레지스터에 저장된 ID정보와 일치하고상기 패킷 명령이 읽기 명령임을 나타내는 제3신호를 더 발생하고, 상기 반도체 메모리 장치는 상기 제3신호에 응답하여 상기 제1선 택기로부터 출력되는 데이터를 전송하거나, 상기 메모리 코어로부터 출력되는 읽기 데이터를 전송하는 제2선택기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 데이지 체인 구조를 가지는 제1 내지 제n반도체 메모리 장치들을 구비하고,
    상기 제1반도체 메모리 장치는
    외부로부터 디바이스 ID정보가 포함된 패킷 명령을 입력받는 입력포트, 상기 입력포트로부터 출력되는 상기 패킷 명령을 입력받고 상기 제2반도체 메모리 장치로 전송하는 출력포트, 상기 디바이스 ID정보가 상기 제1반도체 메모리 장치의 ID정보와 일치하고 상기 패킷 명령이 읽기 명령인 경우 인에이블되어 읽기 데이터를 상기 제2반도체 메모리 장치로 전송하는 데이터 출력포트를 구비하고,
    상기 제2 내지 제n-1반도체 메모리 장치는
    앞단의 반도체 메모리 장치로부터 상기 패킷 명령을 수신하는 입력포트, 상기 입력포트로부터 출력되는 상기 패킷 명령을 수신하고 뒷단의 반도체 메모리 장치로 전송하는 출력포트, 상기 디바이스 ID정보가 상기 앞단의 반도체 메모리 장치들의 ID정보들중의 하나의 ID정보와 일치하고 상기 패킷 명령이 읽기 명령인 경우에 인에이블되는 데이터 입력포트 및데이터 출력포트를 구비하고,
    상기 제n반도체 메모리 장치는
    상기 제n-1반도체 메모리 장치로부터 상기 패킷 명령을 수신하는 입력포트, 상기 디바이스 ID정보가 상기 제1 내지 제n-1반도체 메모리 장치들의 ID정보들중의 하나의 ID정보와 일치하고 상기 패킷 명령이 읽기 명령인 경우에 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비하는 것을 특징으로 하는 메모리 모듈.
  15. 제14항에 있어서, 상기 제1 내지 제n반도체 메모리 장치들 각각은
    상기 제1 내지 제n반도체 메모리 장치들 각각의 ID정보와 앞단의 반도체 메모리 장치들의 ID정보들을 저장하는 레지스터를 구비하는 것을 특징으로 하는 메모리 모듈.
  16. 데이지 체인 구조를 가지는 제1 내지 제n반도체 메모리 장치들을 구비하고,
    상기 제1반도체 메모리 장치는
    외부로부터 디바이스 ID정보가 포함된 패킷 명령을 수신하는 입력포트, 상기 입력포트를 통하여 전송되는 상기 패킷 명령을 상기 제2반도체 메모리 장치로 전송하는 출력포트, 상기 디바이스 ID정보가 상기 제2 내지 제n반도체 메모리 장치들의 ID정보들중의 하나의 ID정보와 일치하고 상기 패킷 명령이 쓰기 명령인 경우에 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비하고,
    상기 제2 내지 제n-1반도체 메모리 장치들 각각은
    앞단의 반도체 메모리 장치의 출력포트로부터 전송되는 패킷 명령을 수신하는 입력포트, 상기 입력포트를 통하여 전송되는 상기 패킷 명령을 뒷단의 반도체 메모리 장치로 전송하는 출력포트, 상기 디바이스 ID정보가 뒷단의 반도체 메모리 장치들의 ID정보들중의 하나의 ID정보와 일치하고 상기 패킷 명령이 쓰기 명령인 경우에 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비하고,
    상기 제n반도체 메모리 장치는
    상기 제n-1반도체 메모리 장치의 출력포트로부터 전송되는 패킷 명령을 수신하는 입력 포트, 상기 디바이스 ID정보가 제n반도체 메모리 장치의 ID정보와 일치하고 상기 패킷 명령이 쓰기 명령인 경우에 인에이블되는 데이터 입력 포트를 구비하는 것을 특징으로 하는 메모리 모듈.
  17. 제16항에 있어서, 상기 상기 제1 내지 제n반도체 메모리 장치들 각각은상기 제1 내지 제n반도체 메모리 장치들의 ID정보들을 저장하는 레지스터를 구비하는 것을 특징으로 하는 메모리 모듈.
  18. 메모리 콘트롤러; 및
    데이지 체인 구조를 가지는 제1 내지 제n반도체 메모리 장치들을 구비하는 메모리 모듈을 구비하고,
    상기 제1반도체 메모리 장치는
    상기 메모리 컨트롤러로부터 입력되는 디바이스 ID정보가 포함된 패킷 명령을 수신하는 입력포트, 상기 입력포트로부터 출력되는 상기 패킷 명령을 수신하고 상기 제2반도체 메모리 장치로 전송하는 출력포트, 상기 디바이스 ID정보가 상기 제1반도체 메모리 장치의 ID정보와 일치하고 상기 패킷 명령이 읽기 명령인 경우 인에이블되어 읽기 데이터를 상기 제2반도체 메모리 장치로 전송하는 데이터 출력 포트를 구비하고,
    상기 제2 내지 제n-1반도체 메모리 장치는
    앞단의 반도체 메모리 장치로부터 상기 패킷 명령을 수신하는 입력포트, 상기 입력포트로부터 출력되는 상기 패킷 명령을 수신하고 뒷단의 반도체 메모리 장치로 전송하는 출력포트, 상기 디바이스 ID정보가 상기 앞단의 반도체 메모리 장치들의 ID정보들중의 하나의 ID정보와 일치하고 상기 패킷 명령이 읽기 명령인 경우에 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비하고,
    제n반도체 메모리 장치는
    상기 제n-1반도체 메모리 장치로부터 상기 패킷 명령을 수신하는 입력포트, 상기 디바이스 ID정보가 상기 제1 내지 제n-1반도체 메모리 장치들의 ID정보들중의 하나의 ID정보와 일치하고 상기 패킷 명령이 읽기 명령인 경우에 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비하는 것을 특징으로 하는 메모리 시스템.
  19. 제18항에 있어서, 상기 제1 내지 제n반도체 메모리 장치들 각각은
    상기 제1 내지 제n반도체 메모리 장치들 각각의 ID정보와 앞단의 반도체 메모리 장치들의 ID정보들을 저장하는 레지스터를 구비하는 것을 특징으로 하는 메모리 시스템.
  20. 메모리 콘트롤러; 및
    데이지 체인 구조를 가지는 제1 내지 제n반도체 메모리 장치들을 구비하는 메모리 모듈을 구비하고,
    상기 제1반도체 메모리 장치는
    상기 메모리 콘트롤러로부터 인가되는 디바이스 ID정보가 포함된 패킷 명령을 수신하는 입력포트, 상기 입력포트를 통하여 전송되는 상기 패킷 명령을 상기 제2반도체 메모리 장치로 전송하는 출력포트, 상기 디바이스 ID정보가 상기 제2 내지 제n반도체 메모리 장치들의 ID정보들중의 하나의 ID정보와 일치하고 상기 패킷 명령이 쓰기 명령인 경우에 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비하고,
    상기 제2 내지 제n-1반도체 메모리 장치들 각각은
    앞단의 반도체 메모리 장치의 출력포트로부터 전송되는 패킷 명령을 수신하는 입력포트, 상기 입력포트를 통하여 전송되는 상기 패킷 명령을 뒷단의 반도체 메모리 장치로 전송하는 출력포트, 상기 디바이스 ID정보가 뒷단의 반도체 메모리 장치들의 ID정보들중의 하나의 ID정보와 일치하고 상기 패킷 명령이 쓰기 명령인 경우에 인에이블되는 데이터 입력포트 및 데이터 출력포트를 구비하고,
    상기 제n반도체 메모리 장치는
    상기 제n-1반도체 메모리 장치의 출력포트로부터 전송되는 패킷 명령을 수신하는 입력 포트, 상기 디바이스 ID정보가 제n반도체 메모리 장치의 ID정보와 일치하고 상기 패킷 명령이 쓰기 명령인 경우에 인에이블되는 데이터 입력 포트를 구비하는 것을 특징으로 하는 메모리 시스템.
  21. 제20항에 있어서, 상기 상기 제1 내지 제n반도체 메모리 장치들 각각은
    상기 제1 내지 제n반도체 메모리 장치들의 ID정보들을 저장하는 레지스터를 구비하는 것을 특징으로 하는 메모리 시스템.
KR1020060042624A 2006-05-11 2006-05-11 데이터 입/출력포트를 갖는 반도체 메모리 장치, 이를이용한 메모리 모듈 및 메모리 시스템 KR100843707B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060042624A KR100843707B1 (ko) 2006-05-11 2006-05-11 데이터 입/출력포트를 갖는 반도체 메모리 장치, 이를이용한 메모리 모듈 및 메모리 시스템
US11/783,509 US7697363B2 (en) 2006-05-11 2007-04-10 Memory device having data input and output ports and memory module and memory system including the same
TW096116668A TWI344086B (en) 2006-05-11 2007-05-10 Memory device having data input and output ports and memory module and memory system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060042624A KR100843707B1 (ko) 2006-05-11 2006-05-11 데이터 입/출력포트를 갖는 반도체 메모리 장치, 이를이용한 메모리 모듈 및 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20070109536A KR20070109536A (ko) 2007-11-15
KR100843707B1 true KR100843707B1 (ko) 2008-07-04

Family

ID=38821779

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060042624A KR100843707B1 (ko) 2006-05-11 2006-05-11 데이터 입/출력포트를 갖는 반도체 메모리 장치, 이를이용한 메모리 모듈 및 메모리 시스템

Country Status (3)

Country Link
US (1) US7697363B2 (ko)
KR (1) KR100843707B1 (ko)
TW (1) TWI344086B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI474331B (zh) * 2009-06-30 2015-02-21 Hitachi Ltd Semiconductor device
JP5150591B2 (ja) * 2009-09-24 2013-02-20 株式会社東芝 半導体装置及びホスト機器
JP6512134B2 (ja) * 2016-02-26 2019-05-15 株式会社デンソー データ処理装置およびデータ処理システム
US10931283B2 (en) * 2019-03-12 2021-02-23 Intel Corporation Integrated circuits having memory with flexible input-output circuits

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020094354A (ko) * 2001-06-11 2002-12-18 삼성전자 주식회사 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003122624A (ja) 2001-10-09 2003-04-25 Mitsubishi Electric Corp 積層メモリモジュール
JP2004146005A (ja) 2002-10-25 2004-05-20 Nec Micro Systems Ltd 記憶モジュールおよびそれを用いた順次アクセス記憶装置
KR100604843B1 (ko) 2004-03-26 2006-07-31 삼성전자주식회사 온-다이 종단 회로를 구비한 메모리 모듈 및 그 제어 방법
KR100666225B1 (ko) * 2005-02-17 2007-01-09 삼성전자주식회사 데이지 체인을 형성하는 멀티 디바이스 시스템 및 이의 구동방법
KR101048380B1 (ko) * 2005-05-21 2011-07-12 삼성전자주식회사 메모리 모듈 장치
US7475187B2 (en) * 2005-09-15 2009-01-06 Infineon Technologies Ag High-speed interface circuit for semiconductor memory chips and memory system including the same
US7652922B2 (en) * 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020094354A (ko) * 2001-06-11 2002-12-18 삼성전자 주식회사 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치

Also Published As

Publication number Publication date
TWI344086B (en) 2011-06-21
KR20070109536A (ko) 2007-11-15
TW200801957A (en) 2008-01-01
US20070286011A1 (en) 2007-12-13
US7697363B2 (en) 2010-04-13

Similar Documents

Publication Publication Date Title
US9666250B2 (en) Memory signal buffers and modules supporting variable access granularity
US7447805B2 (en) Buffer chip and method for controlling one or more memory arrangements
EP1488323B1 (en) Memory system with burst length shorter than prefetch length
US20070088903A1 (en) Memory module, memory system and method for controlling the memory system
KR100695436B1 (ko) 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 및그의 동작 모드 제어방법
US9025409B2 (en) Memory buffers and modules supporting dynamic point-to-point connections
US7694099B2 (en) Memory controller having an interface for providing a connection to a plurality of memory devices
EP1474749B1 (en) Method and apparatus for supplementary command bus in a computer system
EP3859539A1 (en) Configurable write command delay in nonvolatile memory
US9741406B2 (en) Semiconductor memory and memory system
US7757040B2 (en) Memory command and address conversion between an XDR interface and a double data rate interface
KR100721582B1 (ko) 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
US20080183985A1 (en) Rank Select Operation Between an XIO Interface and a Double Data Rate Interface
US7596049B2 (en) Semiconductor memory device with a plurality of bank groups each having a plurality of banks sharing a global line group
KR20210091647A (ko) 비휘발성 메모리에 대한 자동 증분 기입 카운트
KR100843707B1 (ko) 데이터 입/출력포트를 갖는 반도체 메모리 장치, 이를이용한 메모리 모듈 및 메모리 시스템
US9368175B2 (en) Semiconductor memory device receiving multiple commands simultaneously and memory system including the same
KR20210081224A (ko) 동적 근접성 기반 온-다이 터미네이션을 위한 기술들
US10553261B2 (en) Semiconductor memory apparatus with memory banks and semiconductor system including the same
KR20030042906A (ko) 멀티 뱅크 구조를 포함하는 동기식 반도체 메모리 장치
US9401186B2 (en) Semiconductor memory apparatus and data transmission
US9196323B2 (en) Memory device and memory system including the same
KR20020054506A (ko) 레이트 선택 동기 파이프라인 타입 반도체 메모리장치에서의 데이터 코히런시 유지방법 및 그에 따른데이터 코히런시 유지회로
US20130046923A1 (en) Memory system and method for passing configuration commands
KR20170077605A (ko) 메모리 모듈 및 이를 포함하는 메모리 시스템

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 12