CN103902472B - 基于内存芯片互连的内存访问处理方法、内存芯片及系统 - Google Patents

基于内存芯片互连的内存访问处理方法、内存芯片及系统 Download PDF

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Abstract

本发明实例公开了基于内存芯片互连的内存访问处理方法、内存芯片及系统，涉及电子设备领域，可以减少内存访问请求的处理时延，提高系统带宽的利用率。本发明的方法包括：第一内存芯片接收内存访问请求；若所述第一内存芯片不是所述内存访问请求对应的目标内存芯片，则根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片。本发明的实施例主要用于内存访问请求的处理过程中。

Description

基于内存芯片互连的内存访问处理方法、内存芯片及系统
技术领域
本发明涉及电子设备领域，尤其涉及一种基于内存芯片互连的内存访问处理方法、内存芯片及系统。
背景技术
随着处理器工艺的快速发展，现有内存系统不足以匹配经过快速发展的处理器系统，造成内存工艺的瓶颈现象日益突出。其中，内存工艺发展的瓶颈现象主要体现在两个方面：内存带宽的有效利用率低和内存系统功耗大。
现有技术中，为了降低内存系统功耗，改变了内存芯片的组织方式，从而改进内存访问请求的处理方式，具体的：由一个内存芯片中的一个子芯片(Subarry)处理一个内存访问请求，而不是将一个内存访问请求均分到所有的内存芯片上或均分到一个内存芯片的全部Subarry上，从而在处理内存访问请求时，只激活与内存访问请求相关的内存芯片，其他没有被激活的Subarry处于低功耗模式。
在实现上述内存访问处理的过程中，由于一个内存芯片中的一个Suba rry处理一个内存访问请求时传输数据需要更多的时间，而内存控制器在接收到内存芯片返回的应答信息后，才能再次向该内存芯片发送下一个内存访问请求，导致内存访问请求的处理时延较高。
发明内容
本发明的实施例提供的基于内存芯片互连的内存访问处理方法、内存芯片及系统，可以减少内存访问请求的处理时延，提高系统带宽的利用率。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例的第一方面，提供一种基于内存芯片互连的内存访问处理方法，包括：
第一内存芯片接收内存访问请求；
当所述第一内存芯片不是所述内存访问请求对应的目标内存芯片时，根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片；
其中，所述第一内存芯片上设置有至少一个所述芯片互连接口，每个所述芯片互连接口连接至一个第二内存芯片。
结合第一方面，在一种可能的实现方式中，所述第一内存芯片接收内存访问请求，包括：
通过高速总线接口接收内存控制器发送的所述内存访问请求；
或者，通过芯片互连接口接收所述第二内存芯片发送的所述内存访问请求。
结合第一方面和上述可能的实现方式，在另一种可能的实现方式中，在第一内存芯片接收内存访问请求之后，所述方法还包括：
若所述第一内存芯片是所述内存访问请求对应的目标内存芯片，则执行所述内存访问请求对应的内存访问操作。
结合第一方面和上述可能的实现方式，在另一种可能的实现方式中，在所述执行所述内存访问请求对应的内存访问操作之前，所述方法还包括：
在所述第一内存芯片处于忙碌状态时，缓存接收自所述第二内存芯片的内存访问请求；
在所述第一内存芯片脱离所述忙碌状态时，读取缓存的所述内存访问请求。
结合第一方面和上述可能的实现方式，在另一种可能的实现方式中，所述内存访问请求中包含：数据交互指令，和/或内存业务数据；
若所述内存访问请求中包含所述第一内存芯片与所述目标内存芯片之间的数据交互指令，则所述执行所述内存访问请求对应的内存访问操作，包括：
根据所述路由规则通过所述芯片互连接口将所述数据交互指令指示的内存业务数据发送给所述数据交互指令指示的目标内存芯片。
结合第一方面和上述可能的实现方式，在另一种可能的实现方式中，所述内存控制器发送的所述内存访问请求包括：所述内存控制器接收到的一级内存访问请求；和/或，根据所述一级内存访问请求分割得到的至少两个二级内存访问请求中的一个。
本发明实施例的第二方面，还提供一种内存芯片，包括：
接收单元，用于接收内存访问请求；
发送单元，用于当所述内存芯片不是所述内存访问请求对应的目标内存芯片时，根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片；
其中，所述内存芯片上设置有至少一个所述芯片互连接口，每个所述芯片互连接口连接至一个其他内存芯片。
结合第二方面，在一种可能的实现方式中，所述接收单元，还用于通过高速总线接口接收内存控制器发送的所述内存访问请求；或者，通过芯片互连接口接收其他内存芯片发送的所述内存访问请求。
结合第二方面和上述可能的实现方式，在另一种可能的实现方式中，所述内存芯片，还包括：
处理单元，用于在所述接收单元接收内存访问请求之后，当所述内存芯片是所述内存访问请求对应的目标内存芯片时，执行所述内存访问请求对应的内存访问操作。
结合第二方面和上述可能的实现方式，在另一种可能的实现方式中，所述内存芯片，还包括：
缓存单元，用于在所述处理单元执行所述内存访问请求对应的内存访问操作之前，在所述内存芯片处于忙碌状态时，缓存接收自所述其他内存芯片的内存访问请求；
读取单元，用于在所述内存芯片脱离所述忙碌状态时，读取缓存的所述内存访问请求。
结合第二方面和上述可能的实现方式，在另一种可能的实现方式中，所述内存访问请求中包含：数据交互指令，和/或内存业务数据。
若所述内存访问请求中包含所述内存芯片与所述目标内存芯片之间的数据交互指令，则所述处理单元，还用于根据所述路由规则通过所述芯片互连接口将所述数据交互指令指示的内存业务数据发送给所述数据交互指令指示的目标内存芯片。
结合第二方面和上述可能的实现方式，在另一种可能的实现方式中，所述内存控制器发送的所述内存访问请求包括：所述内存控制器接收到的一级内存访问请求；和/或，根据所述一级内存访问请求分割得到的至少两个二级内存访问请求中的一个。
本发明实施例的第三方面，还提供一种基于内存芯片互连的内存访问处理系统，包括：至少两个内存芯片；以及内存控制器。
所述内存芯片，用于接收内存访问请求；若所述内存芯片不是所述内存访问请求对应的目标内存芯片，则根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片；其中，所述内存芯片上设置有至少一个所述芯片互连接口，每个所述芯片互连接口连接至一个其他内存芯片。
所述内存控制器，用于接收处理器发送的一级内存访问请求；将所述一级内存访问请求作为内存访问请求发送给不处于忙碌状态的内存芯片。
结合第三方面，在一种可能的实现方式中，所述内存控制器，还用于将所述一级内存访问请求分割成至少两个二级内存访问请求；将所述二级访问内存访问请求作为所述内存访问请求分发给不处于忙碌状态的内存芯片。
本发明实施例提供的基于内存芯片互连的内存访问处理方法、内存芯片及系统，内存芯片接收内存访问请求后，可以根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片，与现有技术中只能在目标内存芯片完成当前内存访问操作后才能接收内存控制器发送的内存访问请求的技术相比，无论目标内存芯片是否忙碌，内存控制器均可将内存访问请求发送至内存芯片，通过内存芯片之间的转发目标内存芯片可以快速获取内存访问请求，减少从内存控制器获取数据的传输时延和数据等待过程中的对系统带宽浪费，从而可以减少内存访问请求的处理时延，提高系统带宽的利用率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例1中的一种基于内存芯片互连的内存访问处理方法流程图；
图2为本发明实施例2中的一种基于内存芯片互连的内存访问处理方法流程图；
图3为本发明实施例2中的一种内存芯片的结构示意图；
图4为本发明实施例2中的另一种基于内存芯片互连的内存访问处理方法流程图；
图5为本发明实施例3中的一种内存芯片组成示意图；
图6为本发明实施例3中的另一种内存芯片组成示意图；
图7为本发明实施例4中的一种内存芯片组成示意图；
图8为本发明实施例5中的一种基于内存芯片互连的内存访问处理系统组成示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
本发明实施例提供一种基于内存芯片互连的内存访问处理方法，如图1所示，包括：
101、第一内存芯片接收内存访问请求。
其中，所述第一内存芯片接收内存访问请求可以包括：通过高速总线接口接收内存控制器发送的所述内存访问请求；或者，通过芯片互连接口接收所述第二内存芯片发送的所述内存访问请求。所述内存访问请求可以是所述内存控制器接收到的一级内存访问请求；也可以是根据所述一级内存访问请求分割得到的至少两个二级内存访问请求中的一个。
102、若所述第一内存芯片不是所述内存访问请求对应的目标内存芯片，则根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片。
其中，所述第一内存芯片在接收到所述内存访问请求后，可以根据所述内存访问请求中携带的其目标芯片地址信息，通过所述第一内存芯片的路由功能判断所述第一内存芯片是否为内存访问请求对应的目标内存芯片，若所述第一内存芯片不是所述内存访问请求对应的目标内存芯片，则根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片。其中，所述第一内存芯片上设置有至少一个所述芯片互连接口，每个所述芯片互连接口连接至一个第二内存芯片。
本发明实施例提供的基于内存芯片互连的内存访问处理方法，内存芯片接收内存访问请求后，可以根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片，与现有技术中只能在目标内存芯片完成当前内存访问操作后才能接收内存控制器发送的内存访问请求的技术相比，无论目标内存芯片是否忙碌，内存控制器均可将内存访问请求发送至内存芯片，通过内存芯片之间的转发目标内存芯片可以快速获取内存访问请求，减少从内存控制器获取数据的传输时延和数据等待过程中的对系统带宽浪费，从而减少内存访问请求处理时延，提高系统带宽的利用率。
实施例2
本发明实施例提供一种基于内存芯片互连的内存访问处理方法，包括：
201、内存控制器接收处理器发送的一级内存访问请求。
其中，所述内存控制器可以接收处理器发送的内存访问请求，并将所述内存访问请求分发给该内存控制器控制的至少一个内存芯片，同时，所述内存芯片还可以接收内存芯片返回的应答数据，进行组合并发送给处理器。
202、内存控制器将所述一级内存访问请求作为内存访问请求发送给不处于忙碌状态的内存芯片。
其中，所述内存控制器将所述一级内存访问请求作为内存访问请求发送给不处于忙碌状态的内存芯片的具体实现方法可以是：所述内存控制器可以根据所述内存访问请求中携带的该内存访问请求对应的目标内存芯片地址信息，对所述内存访问请求进行地址映射，确定出所述内存访问请求对应的目标内存芯片，然后根据内存控制器中备份的内存芯片的工作状态(例如，空闲状态或忙碌状态)，判断所述目标内存芯片是否处于忙碌状态，若所述目标内存芯片不处于忙碌状态，则直接向所述目标内存芯片发送该内存访问请求，若所述目标内存芯片处于忙碌状态，则选择一个处于空闲状态的内存芯片，并发送该内存访问请求。
进一步可选的，在本实施例的一种应用场景中，为了灵活配置内存芯片上数据的访问粒度，步骤202可以替换为：202a、内存控制器将所述一级内存访问请求分割成至少两个二级内存访问请求；202b、将所述二级访问内存访问请求作为所述内存访问请求分发给不处于忙碌状态的内存芯片。
其中，所述内存控制器将所述一级内存访问请求分割成至少两个二级内存访问请求，并将所述二级访问内存访问请求作为所述内存访问请求分发给不处于忙碌状态的内存芯片的具体实现方法可以包括：所述内存控制器可以根据所述内存芯片的工作状态以及所述内存访问请求的紧急程度，对所述内存访问请求进行地址映射，将所述一级内存访问请求分割成至少两个二级内存访问请求，并将所述二级访问内存访问请求作为所述内存访问请求分发给不处于忙碌状态的内存芯片。例如，当所述内存控制器接收到处理器发送的一个紧急内存访问请求A时，所述内存控制器可以对内存访问请求A携带的该内存访问请求对应的目标内存芯片地址信息进行地址映射，改变所述内存访问请求对应的目标内存芯片，将所述内存访问请求A分割成至少两个二级内存访问请求，并将所述二级访问内存访问请求作为所述内存访问请求分发给不处于忙碌状态的内存芯片。其中，所述内存控制器可以根据所述内存模块中处于空闲状态的内存芯片的个数，确定将所述内存访问请求A分割成两个或者多个两个二级内存访问请求。例如，当内存模块中仅有两个处于空闲状态的内存芯片时，则内存控制器可以将所述内存访问请求A分割成两个二级内存访问请求，并进行分发。当内存模块中包含多个处于空闲状态的内存芯片时，则内存控制器还可以根据内存访问请求的紧急或者重要程度对内存访问请求A进行不同程度的分割。
需要说明的是，所述内存控制器将所述一级内存访问请求分割成至少两个二级内存访问请求的方法和条件包含却不局限于本发明实施例所提供的方法和条件，其他的分割所述一级内存访问请求的方法和条件本发明实施例中不再赘述。
进一步可选的，在本实施例的一种应用场景中，如图2所示，当所述第一内存芯片不处于忙碌状态时，则可以接收到所述内存控制器发送的内存访问请求，由于所述第一内存芯片在接收到所述内存访问请求时，可以通过访问请求中携带的目标地址查询第一内存芯片的路由表，判断该内存芯片是否为所述内存访问请求对应的目标内存芯片，因此，本实施例的方法还可以包括以下步骤：
203、判断所述第一内存芯片是否为所述内存访问请求对应的目标内存芯片。若所述第一内存芯片不是所述内存访问请求对应的目标内存芯片，则执行步骤204；若所述第一内存芯片是所述内存访问请求对应的目标内存芯片，则执行步骤207。
在本实施例中，每个内存芯片在接收到所述内存访问请求时，无论所述内存访问请求是接收自内存控制器还是接收自其它内存芯片，都需要判断该内存芯片是否为所述内存访问请求对应的目标内存芯片，若该内存芯片不是所述内存访问请求对应的目标内存芯片，则根据预先配置的路由规则选择最优路径，通过芯片互连接口将所述内存访问请求发送给下一个内存芯片(即直接相连的其他内存芯片中的一个)，直至将所述内存访问请求发送至所述内存访问请求对应的目标内存芯片；若该内存芯片是所述内存访问请求对应的目标内存芯片，则执行所述内存访问请求对应的内存访问操作。
204、第一内存芯片根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片。
其中，所述第一内存芯片上设置有至少一个所述芯片互连接口，每个所述芯片互连接口连接至一个第二内存芯片。其中，所述第一内存芯片上还可以设置有至少一个连接该内存芯片上子芯片(Subarray)的芯片互连接口，内存芯片可以通过该芯片互连接口将接收自内存控制器或者其他内存芯片的内存访问请求发送到对应的Subarray中。
具体的，内存芯片的路由模块可以在内存芯片接收到来自内存控制器或者其他内存芯片的内存访问请求后，判断所述内存芯片是否为所述内存访问请求对应的目标芯片；若所述内存芯片为所述内存访问请求对应的目标芯片，内存芯片的路由模块则可以通过所述连接子芯片的芯片互连接口将所述内存访问请求发送到对应的Subarray中；若所述内存芯片不是所述内存访问请求对应的目标芯片，内存芯片的路由模块则可以通过连接其他内存芯片的芯片互连接口将所述内存访问请求发送到所述内存访问请求对应的目标芯片。如图3所示的内存芯片上设置有4个连接其他内存芯片的芯片互连接口Port #0、Port #1、Port #2、Port #3、和2个连接子芯片的芯片互连接口Port #4、Port #5。
需要说明的是，所述内存芯片之间通过芯片互连接口进行连接，形成了内存芯片之间的网络，由于内存芯片之间并不是两两相连的，所以根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片需要所述内存芯片进行至少一次转发。
进一步可选的，在本实施例的另一种应用场景中，如图4所示，当所述第一内存芯片处于忙碌状态，且第一内存芯片为所述内存访问请求的目标芯片时，内存控制器可以将内存访问请求发送给不处于忙碌状态的第二内存芯片，第二内存芯可以经过判断，根据预先配置的路由规则通过芯片互连接口将所述内存访问请求转发给第一内存芯片。由于所述第一内存芯片在接收到第二内存芯片转发的所述内存访问请求时，还未完成当前内存访问请求对应的内存访问操作，因此，本实施例的方法还可以包括：
205、在所述第一内存芯片处于忙碌状态时，缓存接收自所述第二内存芯片的内存访问请求。
其中，当所述第一内存芯片接收到所述第二内存芯片发送的内存访问请求时，所述第一内存芯片的当前内存访问请求对应的内存访问操作还在进行，即所述第一内存芯片处于忙碌状态，则所述第一内存芯片可以缓存所述内存访问请求，等待第一内存芯片完成当前内存访问请求对应的内存访问操作后，再处理该内存访问请求。
206、在所述第一内存芯片脱离所述忙碌状态时，读取缓存的所述内存访问请求。
其中，由于所述第一内存芯片可以缓存至少一个内存访问请求，因此，在所述第一内存芯片完成当前内存访问处理任务，脱离所述忙碌状态时，所述第一内存芯片可以根据缓存中所述内存访问请求的紧急程度，优先读取紧急程度较高的内存访问请求。其中，所述内存访问请求中可以携带该内存芯片的紧急程度信息。其中，读取缓存的所述内存访问请求的方法包括但不局限于上述方法，还可以依据所述内存访问请求缓存的先后顺序读取缓存的所述内存访问请求。
207、第一内存芯片执行所述内存访问请求对应的内存访问操作。
其中，在所述读取缓存的所述内存访问请求后，所述第一内存芯片可以对从缓存中读取的内存访问请求执行对应的内存访问操作。
进一步的，在本实施例的一种应用场景中，所述执行所述内存访问请求对应的内存访问操作可以包括：若所述第一内存芯片是所述内存访问请求对应的目标内存芯片，则执行所述内存访问请求对应的内存访问操作。在这种应用场景中，不需要执行步骤204、步骤205和步骤206，直接执行所述内存访问请求对应的内存访问操作。具体的，若所述第一内存芯片通过高速总线接口接收内存控制器发送的所述内存访问请求后，若所述第一内存芯片是所述内存访问请求对应的目标内存芯片，则执行所述内存访问请求对应的内存访问操作。
其中，所述第一内存芯片执行所述内存访问请求对应的内存访问操作具体可以是：第一内存芯片中的至少一个Suba r r y执行所述内存访问请求对应的内存访问操作。
其中，所述内存访问请求中可以包含：数据交互指令，和/或内存业务数据。若所述内存访问请求中包含所述第一内存芯片与所述目标内存芯片之间的数据交互指令，则所述执行所述内存访问请求对应的内存访问操作，包括：根据所述路由规则通过所述芯片互连接口将所述数据交互指令指示的内存业务数据发送给所述数据交互指令指示的目标内存芯片。其中，所述数据交互指令可以包含数据迁移指令、数据复制指令等等。例如，当需要将内存芯片A中的内存业务数据a迁移到内存芯片B中时，所述内存控制器只需要向内存芯片A发送一个数据迁移指令，内存芯片A根据该数据迁移指令的指示通过所述芯片互连接口将所述内存业务数据a发送到内存芯片B中，而不需要内存芯片A根据数据迁移指令的指示通过高速总线接口将所述内存业务数据a发送到内存控制器，再由所述内存控制器将内存业务数据a发送给内存芯片B，就可以完成内存业务数据的迁移。
进一步的，为了进一步减少内存访问处理时延，本实施例的方法还可以包括步骤208：
208、完成所述内存访问请求对应的内存访问操作后，第一内存芯片向所述内存控制器发送应答信息，以使得所述内存控制器向所述第一内存芯片发送所述内存访问请求。
其中，所述应答信息可以包括：已完成所述内存访问请求对应的内存访问操作。对应步骤202中内存控制器将一级内存访问请求分割成至少两个二级内存访问请求，并分发给不处于忙碌状态的内存芯片，所述方法还可以包括：多个内存芯片在完成所述二级内存访问请求对应的内存访问操作后，分别向所述内存控制器发送应答信息，以使得所述内存控制器组合二级内存访问请求对应的应答信息。
需要说明的是，本实施例所提供的方法中，内存模块上的内存芯片之间通过互连接口形成的内存芯片网络可以是异构的，即所述内存芯片网络中的可以包含多种材质的内存芯片。例如，所述内存芯片可以包含：动态随机存取存储器(Dynamic Random AccessMemory，DRAM)芯片和非易失性存储器(Nonvolatile memory)芯片。其中，不同材质的内存芯片在容量、延迟、带宽以及功耗等方面具有各自的特性。
本发明实施例提供的基于内存芯片互连的内存访问处理方法，内存芯片接收内存访问请求后，可以根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片，与现有技术中只能在目标内存芯片完成当前内存访问操作后才能接收内存控制器发送的内存访问请求的技术相比，无论目标内存芯片是否忙碌，内存控制器均可将内存访问请求发送至内存芯片，通过内存芯片之间的转发目标内存芯片可以快速获取内存访问请求，减少从内存控制器获取数据的传输时延和数据等待过程中的对系统带宽浪费，从而减少内存访问请求处理时延，提高系统带宽的利用率。
并且，当内存访问请求中包含所述第一内存芯片与所述目标内存芯片之间的数据交互指令时，可以通过芯片互连接口将数据交互指令指示的内存业务数据发送目标内存芯片，实现内存芯片之间的数据传递，从而减少内存芯片通过高速总线接口与内存控制器之间的数据交互，进一步的减少了内存访问请求处理时延。
实施例3
本发明实施例提供一种内存芯片，如图5所示，包括：接收单元31、发送单元32。
接收单元31，用于接收内存访问请求。
发送单元32，用于当所述内存芯片不是所述接收单元31接收的内存访问请求对应的目标内存芯片时，根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片。
其中，所述内存芯片上设置有至少一个所述芯片互连接口，每个所述芯片互连接口连接至一个其他内存芯片。
进一步的，如图6所述，所述接收单元31，还可以用于通过高速总线接口接收内存控制器发送的所述内存访问请求；或者，通过芯片互连接口接收其他内存芯片发送的所述内存访问请求。
进一步的，所述内存单元，还可以包括：处理单元33。
处理单元33，用于在所述接收单元31接收内存访问请求之后，当所述内存芯片是所述内存访问请求对应的目标内存芯片时，执行所述内存访问请求对应的内存访问操作。
进一步的，所述内存单元，还可以包括：缓存单元34、读取单元35。
缓存单元34，用于在所述处理单元33执行所述内存访问请求对应的内存访问操作之前，在所述内存芯片处于忙碌状态时，缓存接收自所述其他内存芯片的内存访问请求。
读取单元35，用于在所述内存芯片脱离所述忙碌状态时，读取缓存的所述内存访问请求。
进一步的，所述内存访问请求中包含：数据交互指令，和/或内存业务数据。
若所述内存访问请求中包含所述内存芯片与所述目标内存芯片之间的数据交互指令，则所述处理单元33，还可以用于根据所述路由规则通过所述芯片互连接口将所述数据交互指令指示的内存业务数据发送给所述数据交互指令指示的目标内存芯片。
进一步的，所述内存控制器发送的所述内存访问请求包括：所述内存控制器接收到的一级内存访问请求；和/或，根据所述一级内存访问请求分割得到的至少两个二级内存访问请求中的一个。
需要说明的是，本发明实施例提供的内存芯片中部分功能模块的具体描述可以参考方法实施例中的对应内容，本实施例这里不再详细赘述。
本发明实施例提供的内存芯片，接收内存访问请求后，可以根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片，与现有技术中只能在目标内存芯片完成当前内存访问操作后才能接收内存控制器发送的内存访问请求的技术相比，无论目标内存芯片是否忙碌，内存控制器均可将内存访问请求发送至内存芯片，通过内存芯片之间的转发目标内存芯片可以快速获取内存访问请求，减少从内存控制器获取数据的传输时延和数据等待过程中的对系统带宽浪费，从而减少内存访问请求处理时延，提高系统带宽的利用率。
实施例4
本发明实施例提供一种内存芯片，如图7所示，包括：接收器41、发送器42。
接收器41，用于接收内存访问请求。
发送器42，用于当所述内存芯片不是所述内存访问请求对应的目标内存芯片时，根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片。
其中，所述内存芯片上设置有至少一个所述芯片互连接口，每个所述芯片互连接口连接至一个其他内存芯片。
进一步的，所述接收器41，还可以用于通过高速总线接口接收内存控制器发送的所述内存访问请求；或者，通过芯片互连接口接收其他内存芯片发送的所述内存访问请求。
进一步的，所述内存芯片，还可以包括：处理器43。
处理器43，用于在所述接收器41接收内存访问请求之后，当所述内存芯片是所述内存访问请求对应的目标内存芯片时，执行所述内存访问请求对应的内存访问操作。
进一步的，所述内存芯片，还可以包括：存储器44。
存储器44，用于在所述处理器43执行所述内存访问请求对应的内存访问操作之前，在所述第一内存芯片处于忙碌状态时，缓存接收自所述其他内存芯片的内存访问请求。
所述处理器43，还用于在所述内存芯片脱离所述忙碌状态时，读取缓存的所述内存访问请求。
进一步的，所述内存访问请求中包含：数据交互指令，和/或内存业务数据。
若所述内存访问请求中包含所述内存芯片与所述目标内存芯片之间的数据交互指令，则所述发送器，还用于根据所述路由规则通过所述芯片互连接口将所述数据交互指令指示的内存业务数据发送给所述数据交互指令指示的目标内存芯片。
进一步的，所述内存控制器发送的所述内存访问请求包括：所述内存控制器接收到的一级内存访问请求；和/或，根据所述一级内存访问请求分割得到的至少两个二级内存访问请求中的一个。
需要说明的是，本发明实施例提供的内存芯片中部分功能模块的具体描述可以参考其他实施例中的对应内容，本实施例这里不再详细赘述。
本发明实施例提供的内存芯片，接收内存访问请求后，可以根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片，与现有技术中只能在目标内存芯片完成当前内存访问操作后才能接收内存控制器发送的内存访问请求的技术相比，无论目标内存芯片是否忙碌，内存控制器均可将内存访问请求发送至内存芯片，通过内存芯片之间的转发目标内存芯片可以快速获取内存访问请求，减少从内存控制器获取数据的传输时延和数据等待过程中的对系统带宽浪费，从而减少内存访问请求处理时延，提高系统带宽的利用率。
实施例5
本发明实施例提供一种基于内存芯片互连的内存访问处理系统，如图8所示，包括：内存芯片51、内存控制器52。
所述内存芯片51，用于接收内存访问请求；若所述内存芯片不是所述内存访问请求对应的目标内存芯片，则根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片；其中，所述内存芯片上设置有至少一个所述芯片互连接口，每个所述芯片互连接口连接至一个其他内存芯片。
所述内存控制器52，用于接收处理器发送的一级内存访问请求；将所述一级内存访问请求作为内存访问请求发送给不处于忙碌状态的内存芯片。
进一步的，所述内存控制器52，还用于将所述一级内存访问请求分割成至少两个二级内存访问请求；将所述二级访问内存访问请求作为所述内存访问请求分发给不处于忙碌状态的内存芯片。
需要说明的是，本发明实施例提供的基于内存芯片互连的内存访问处理系统中内存芯片51和内存控制器52的具体描述可以参考其他实施例中的对应内容，本实施例这里不再详细赘述。
本发明实施例提供的基于内存芯片互连的内存访问处理系统，内存芯片接收内存访问请求后，可以根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片，与现有技术中只能在目标内存芯片完成当前内存访问操作后才能接收内存控制器发送的内存访问请求的技术相比，无论目标内存芯片是否忙碌，内存控制器均可将内存访问请求发送至内存芯片，通过内存芯片之间的转发目标内存芯片可以快速获取内存访问请求，减少从内存控制器获取数据的传输时延和数据等待过程中的对系统带宽浪费，从而减少内存访问请求处理时延，提高系统带宽的利用率。
通过以上的实施方式的描述，所属领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在可读取的存储介质中，如计算机的软盘，硬盘或光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种基于内存芯片互连的内存访问处理方法，其特征在于，包括：
第一内存芯片接收内存访问请求；
若所述第一内存芯片不是所述内存访问请求对应的目标内存芯片，则根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片；
其中，所述第一内存芯片上设置有至少一个所述芯片互连接口，每个所述芯片互连接口连接至一个第二内存芯片；
所述第一内存芯片接收内存访问请求，包括：
通过高速总线接口接收内存控制器发送的所述内存访问请求；
所述内存控制器发送的所述内存访问请求包括：所述内存控制器根据处于空闲状态的内存芯片的个数和所述内存访问请求的紧急程度，对一级内存访问请求进行地址映射，将所述一级访问请求分割得到的至少两个二级内存访问请求中的一个。
2.根据权利要求1所述的基于内存芯片互连的内存访问处理方法，其特征在于，所述第一内存芯片接收内存访问请求，还包括：
通过芯片互连接口接收所述第二内存芯片发送的所述内存访问请求。
3.根据权利要求1所述的基于内存芯片互连的内存访问处理方法，其特征在于，在第一内存芯片接收内存访问请求之后，所述方法还包括：
若所述第一内存芯片是所述内存访问请求对应的目标内存芯片，则执行所述内存访问请求对应的内存访问操作。
4.根据权利要求3所述的基于内存芯片互连的内存访问处理方法，其特征在于，在所述执行所述内存访问请求对应的内存访问操作之前，所述方法还包括：
在所述第一内存芯片处于忙碌状态时，缓存接收自所述第二内存芯片的内存访问请求；
在所述第一内存芯片脱离所述忙碌状态时，读取缓存的所述内存访问请求。
5.根据权利要求2所述的基于内存芯片互连的内存访问处理方法，其特征在于，所述内存访问请求中包含：数据交互指令，和/或内存业务数据；
若所述内存访问请求中包含所述第一内存芯片与所述目标内存芯片之间的数据交互指令，则执行所述内存访问请求对应的内存访问操作，包括：
根据所述路由规则通过所述芯片互连接口将所述数据交互指令指示的内存业务数据发送给所述数据交互指令指示的目标内存芯片。
6.一种内存芯片，其特征在于，包括：
接收单元，用于接收内存访问请求；
发送单元，用于当所述内存芯片不是所述内存访问请求对应的目标内存芯片时，根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片；
其中，所述内存芯片上设置有至少一个所述芯片互连接口，每个所述芯片互连接口连接至一个其他内存芯片；
所述接收单元，具体用于通过高速总线接口接收内存控制器发送的所述内存访问请求；
所述内存控制器发送的所述内存访问请求包括：所述内存控制器根据处于空闲状态的内存芯片的个数和所述内存访问请求的紧急程度，对一级内存访问请求进行地址映射，将所述一级访问请求分割得到的至少两个二级内存访问请求中的一个。
7.根据权利要求6所述的内存芯片，其特征在于，所述接收单元，还具体用于通过芯片互连接口接收其他内存芯片发送的所述内存访问请求。
8.根据权利要求6所述的内存芯片，其特征在于，还包括：
处理单元，用于在所述接收单元接收内存访问请求之后，当述内存芯片是所述内存访问请求对应的目标内存芯片时，执行所述内存访问请求对应的内存访问操作。
9.根据权利要求8所述的内存芯片，其特征在于，还包括：
缓存单元，用于在所述处理单元执行所述内存访问请求对应的内存访问操作之前，在所述内存芯片处于忙碌状态时，缓存接收自所述其他内存芯片的内存访问请求；
读取单元，用于在所述内存芯片脱离所述忙碌状态时，读取缓存的所述内存访问请求。
10.根据权利要求7所述的内存芯片，其特征在于，所述内存访问请求中包含：数据交互指令，和/或内存业务数据；
若所述内存访问请求中包含所述内存芯片与所述目标内存芯片之间的数据交互指令，则处理单元还用于，根据所述路由规则通过所述芯片互连接口将所述数据交互指令指示的内存业务数据发送给所述数据交互指令指示的目标内存芯片。
11.一种基于内存芯片互连的内存访问处理系统，其特征在于，包括：
至少两个如权利要求6-10所述的内存芯片；以及内存控制器；
所述内存芯片，用于接收内存访问请求；当所述内存芯片不是所述内存访问请求对应的目标内存芯片时，根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片；其中，所述内存芯片上设置有至少一个所述芯片互连接口，每个所述芯片互连接口连接至一个其他内存芯片；
所述内存控制器，用于接收处理器发送的一级内存访问请求；将所述一级内存访问请求作为内存访问请求发送给不处于忙碌状态的内存芯片；
所述内存控制器，用于根据处于空闲状态的内存芯片的个数和所述内存访问请求的紧急程度，对一级内存访问请求进行地址映射，将所述一级内存访问请求分割得到的至少两个二级内存访问请求中的一个。
12.根据权利要求11所述的基于内存芯片互连的内存访问处理系统，其特征在于，
所述内存控制器，还用于将所述二级访问内存访问请求作为所述内存访问请求分发给不处于忙碌状态的内存芯片。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150093004A (ko) * 2014-02-06 2015-08-17 삼성전자주식회사 불휘발성 저장 장치의 동작 방법 및 불휘발성 저장 장치를 액세스하는 컴퓨팅 장치의 동작 방법
US9804958B2 (en) * 2014-11-18 2017-10-31 Mediatek Inc. Data processing apparatus and data processing method
CN106126126B (zh) * 2016-06-30 2021-01-15 联想(北京)有限公司 内存设备、电子设备及数据处理方法
TWI779069B (zh) 2017-07-30 2022-10-01 埃拉德 希提 具有以記憶體為基礎的分散式處理器架構的記憶體晶片

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6434656B1 (en) * 1998-05-08 2002-08-13 International Business Machines Corporation Method for routing I/O data in a multiprocessor system having a non-uniform memory access architecture
JP2002123420A (ja) 2000-10-13 2002-04-26 Matsushita Electric Ind Co Ltd メモリアクセス装置
US6880028B2 (en) * 2002-03-18 2005-04-12 Sun Microsystems, Inc Dynamic request priority arbitration
US7979573B2 (en) * 2002-05-15 2011-07-12 Broadcom Corporation Smart routing between peers in a point-to-point link based system
CN1787110A (zh) * 2005-10-28 2006-06-14 杭州华为三康技术有限公司 一种实现接口的方法和装置
CN100373362C (zh) 2005-12-22 2008-03-05 北京中星微电子有限公司 直接存储访问控制器
US7849256B2 (en) * 2006-07-11 2010-12-07 Advanced Micro Devices, Inc. Memory controller with ring bus for interconnecting memory clients to memory devices
US7480201B2 (en) * 2006-07-26 2009-01-20 International Business Machines Corporation Daisy chainable memory chip
US7596647B1 (en) * 2006-09-18 2009-09-29 Nvidia Corporation Urgency based arbiter
TWI318348B (en) * 2006-09-22 2009-12-11 Realtek Semiconductor Corp Memory management method
US7957398B1 (en) * 2007-03-05 2011-06-07 Emc Corporation Methods and systems for dynamic division of path capacity
JP4715801B2 (ja) 2007-04-26 2011-07-06 日本電気株式会社 メモリアクセス制御装置
DE102008022831B4 (de) * 2008-05-08 2015-09-10 Fujitsu Technology Solutions Intellectual Property Gmbh Arbeitsverfahren für ein Speichersubsystem und Vorrichtungen zur Durchführung des Arbeitsverfahrens
TW200947217A (en) * 2008-05-09 2009-11-16 Asustek Comp Inc Computer system and method for processing data signal of memory interface thereof
US8856434B2 (en) * 2008-09-26 2014-10-07 Cypress Semiconductor Corporation Memory system and method
KR101627321B1 (ko) * 2009-01-13 2016-06-03 삼성전자주식회사 Ｉ/ｏ 리퀘스트 핸들링 방법 및 이를 이용한 솔리드 스테이트 드라이브
KR101491484B1 (ko) * 2010-06-18 2015-02-10 엘에스아이 코포레이션 스케일러블 스토리지 디바이스들
TWI564724B (zh) * 2010-06-21 2017-01-01 賽普拉斯半導體公司 記憶體系統和方法
CN102033912A (zh) 2010-11-25 2011-04-27 北京北纬点易信息技术有限公司 一种分布式数据库访问方法及系统

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