JP2003036239A - 中央処理装置用通信制御回路 - Google Patents

Abstract

(57)【要約】 【課題】一のＣＰＵが通信処理中であっても、他のＣＰ
Ｕが一のＣＰＵからは独立して通信を行うことができる
とともに、マルチポートメモリのポート数によって制限
されることなく、ＣＰＵの数を拡張することが可能なＣ
ＰＵ用の通信制御回路を提供する。 【解決手段】通信制御回路１０は、中央処理装置１１、
１４の各々に接続された入力用先入れ先出しメモリ１
２、１５と、中央処理装置１１、１４の各々に接続され
た出力用先入れ先出しメモリ１３、１６と、入力用先入
れ先出しメモリ１２、１５及び出力用先入れ先出しメモ
リ１３、１６に接続され、入力用先入れ先出しメモリ１
２、１５を介しての中央処理装置１１、１４への信号の
入力及び出力用先入れ先出しメモリ１３、１６を介して
の中央処理装置１１、１４からの信号の出力を制御する
調停回路１７と、からなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の中央処理装
置を搭載した装置に使用され、複数の中央処理装置間に
おける通信を制御する通信制御回路に関する。

【０００２】

【従来の技術】複数の中央処理装置（Ｃｅｎｔｒａｌ
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、以下「ＣＰＵ」と呼
ぶ）を搭載した装置は、通常、各ＣＰＵ間におけるデー
タの受け渡しを行うために、あるいは、その同期をとる
ために、ＣＰＵ間で通信を行う機構を有している。

【０００３】従来は、例えば、特開平５−３２４５３３
号公報に記載されているデュアルポートメモリ装置のよ
うに、ＤＰＲＡＭ（Ｄｕａｌ Ｐｏｒｔ Ｍｅｍｏｒ
ｙ）に代表されるマルチポートメモリ(Ｍｕｌｔｉ Ｐ
ｏｒｔ Ｍｅｍｏｒｙ)を使用して、ＣＰＵ間における
通信を行っていた。

【０００４】

【発明が解決しようとする課題】しかしながら、通常の
マルチポートメモリを用いてＣＰＵ間の通信を行う場
合、複数のＣＰＵが同時に同一のマルチポートメモリに
ライトアクセスを行うと、アクセスの競合により、マル
チポートメモリにアクセスを行っているＣＰＵが処理を
完了するまでその他のＣＰＵは処理を行うことができな
いという問題が発生していた。

【０００５】また、マルチポートメモリを使用する場
合、接続可能なＣＰＵの数はマルチポートメモリのポー
ト数によって制限されるという問題点もあった。

【０００６】本発明はこのような従来のＣＰＵ間通信機
構における問題点に鑑みてなされたものであり、一のＣ
ＰＵが通信処理中であっても、他のＣＰＵが一のＣＰＵ
からは独立して通信を行うことができるとともに、マル
チポートメモリのポート数によって制限されることな
く、ＣＰＵの数を拡張することが可能なＣＰＵ用の通信
制御回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明に係る通信制御回
路は、先入れ先出しメモリ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒ
ｓｔ Ｏｕｔ Ｍｅｍｏｒｙ、以下「ＦＩＦＯ」と呼
ぶ）および独自の調停回路を備えることにより、この目
的を達成するものである。

【０００８】具体的には、本発明は、複数の中央処理装
置間の通信を制御する通信制御回路であって、各中央処
理装置に接続されている先入れ先出し（ＦＩＦＯ）メモ
リと、先入れ先出しメモリを介しての中央処理装置への
信号の入力及び先入れ先出しメモリを介しての中央処理
装置からの信号の出力を制御する調停回路と、からなる
通信制御回路を提供する。

【０００９】さらに、本発明は、Ｎ（Ｎは２以上の正の
整数）個の中央処理装置間の通信を制御する通信制御回
路であって、中央処理装置の各々に接続された入力用先
入れ先出しメモリと、中央処理装置の各々に接続された
出力用先入れ先出しメモリと、入力用先入れ先出しメモ
リ及び出力用先入れ先出しメモリに接続され、入力用先
入れ先出しメモリを介しての中央処理装置への信号の入
力及び出力用先入れ先出しメモリを介しての中央処理装
置からの信号の出力を制御する調停回路と、からなる通
信制御回路を提供する。

【００１０】調停回路は、例えば、基準クロック信号を
Ｎ分周するＮ分周回路と、Ｎ個の中央処理装置における
処理が重複したときに、何れか一の中央処理装置におけ
る処理を優先させる優先処理回路と、出力用先入れ先出
しメモリから出力されたデータをラッチし、基準クロッ
ク信号の１サイクル分だけ送らせて出力するラッチ回路
と、出力先の出力用先入れ先出しメモリを決定するデコ
ード回路と、から構成することができる。

【００１１】さらに、調停回路は、ラッチ回路とデコー
ド回路との間にデマルチプレクサをさらに備えるもので
あることが好ましい。

【００１２】また、調停回路は、調停方式としてラウン
ドロビン方式を用いることが可能である。

【００１３】また、調停回路は、Ｎ分周回路に接続する
Ｎビットシフトレジスタをさらに備えることが好まし
い。

【００１４】

【発明の実施の形態】図１は、本発明の第１の実施形態
に係る通信制御回路のハードウェア構成を示すブロック
図である。本実施形態に係る通信制御回路は２個のＣＰ
Ｕに対応する回路である。なお、以下の通信制御回路に
おけるＣＰＵ間通信用のメモリのバス幅は１６ｂｉｔと
してあらわす。

【００１５】本実施形態に係る通信制御回路１０は、第
１のＣＰＵ１１に接続されている第１入力用ＦＩＦＯメ
モリ１２及び第１出力用ＦＩＦＯメモリ１３と、第２の
ＣＰＵ１４に接続されている第２入力用ＦＩＦＯメモリ
１５及び第２出力用ＦＩＦＯメモリ１６と、第１入力用
ＦＩＦＯメモリ１２、第１出力用ＦＩＦＯメモリ１３、
第２入力用ＦＩＦＯメモリ１５及び第２出力用ＦＩＦＯ
メモリ１６に接続され、第１のＣＰＵ１１及び第２のＣ
ＰＵ１４相互間の通信を調停する調停回路１７と、を備
えている。

【００１６】第１入力用ＦＩＦＯメモリ１２、第１出力
用ＦＩＦＯメモリ１３、第２入力用ＦＩＦＯメモリ１５
及び第２出力用ＦＩＦＯメモリ１６は何れも同期式ＦＩ
ＦＯメモリであり、第１のＣＰＵ１１及び第２のＣＰＵ
１４はこれらのメモリを介して相互に通信を行う。

【００１７】第１入力用ＦＩＦＯメモリ１２は調停回路
１７から第１のＣＰＵ１１へのデータ送信用バッファと
して機能する。第１入力用ＦＩＦＯメモリ１２のデータ
入力用バス３０は調停回路１７に、データ出力用バス３
１は第１のＣＰＵ１１にそれぞれ接続されている。

【００１８】また、第１のＣＰＵ１１の割り込みポート
と第１入力用ＦＩＦＯメモリ１２との間には、第１入力
用ＦＩＦＯメモリ１２におけるデータの有無を示す第１
フラグ１８が接続されている。この第１フラグ１８は、
第１入力用ＦＩＦＯメモリ１２にデータが存在する場合
には「０」を出力し、第１入力用ＦＩＦＯメモリ１２に
データが存在しない場合には「１」を出力する。

【００１９】第１出力用ＦＩＦＯメモリ１３は第１のＣ
ＰＵ１１から調停回路１７へのデータ送信用バッファと
して機能する。第１出力用ＦＩＦＯメモリ１３のデータ
入力用バス３２は第１のＣＰＵ１１に、データ出力用バ
ス３３は調停回路１７にそれぞれ接続されている。

【００２０】また、調停回路１７と第１出力用ＦＩＦＯ
メモリ１３との間には、第１出力用ＦＩＦＯメモリ１３
におけるデータの有無を示す第２フラグ１９が接続され
ている。この第２フラグ１９は、第１出力用ＦＩＦＯメ
モリ１３にデータが存在する場合には「０」を出力し、
第１出力用ＦＩＦＯメモリ１３にデータが存在しない場
合には「１」を出力する。

【００２１】第２入力用ＦＩＦＯメモリ１５は調停回路
１７から第２のＣＰＵ１４へのデータ送信用バッファと
して機能する。第２入力用ＦＩＦＯメモリ１５のデータ
入力用バス３４は調停回路１７に、データ出力用バス３
５は第２のＣＰＵ１４にそれぞれ接続されている。

【００２２】また、第２のＣＰＵ１４の割り込みポート
と第２入力用ＦＩＦＯメモリ１５との間には、第２入力
用ＦＩＦＯメモリ１５におけるデータの有無を示す第３
フラグ２０が接続されている。この第３フラグ２０は、
第２入力用ＦＩＦＯメモリ１５にデータが存在する場合
には「０」を出力し、第２入力用ＦＩＦＯメモリ１５に
データが存在しない場合には「１」を出力する。

【００２３】第２出力用ＦＩＦＯメモリ１６は第２のＣ
ＰＵ１４から調停回路１７へのデータ送信用バッファと
して機能する。第２出力用ＦＩＦＯメモリ１６のデータ
入力用バス３６は第２のＣＰＵ１４に、データ出力用バ
ス３７は調停回路１７にそれぞれ接続されている。

【００２４】また、調停回路１７と第２出力用ＦＩＦＯ
メモリ１６との間には、第２出力用ＦＩＦＯメモリ１６
におけるデータの有無を示す第４フラグ２１が接続され
ている。この第４フラグ２１は、第２出力用ＦＩＦＯメ
モリ１６にデータが存在する場合には「０」を出力し、
第２出力用ＦＩＦＯメモリ１６にデータが存在しない場
合には「１」を出力する。

【００２５】なお、本実施形態に係る通信制御回路の外
部には基準クロック信号発生回路（図示せず）が存在し
ており、この基準クロック信号発生回路から第１入力用
ＦＩＦＯメモリ１２、第１出力用ＦＩＦＯメモリ１３、
第２入力用ＦＩＦＯメモリ１５及び第２出力用ＦＩＦＯ
メモリ１６にそれらのメモリを駆動するための基準クロ
ック信号ＣＬＫがそれぞれ送信されている。

【００２６】図２は、調停回路１７の一構成例を示すブ
ロック図である。

【００２７】調停回路１７は、基準クロック信号ＣＬＫ
を２分周する２分周回路ＢＬＯＣＫ１と、第１のＣＰＵ
１１と第２のＣＰＵ１４とにおける処理が重複したとき
に、第１のＣＰＵ１１における処理を優先させる優先処
理回路ＢＬＯＣＫ２と、データ出力用バス３３、３７を
介して第１出力用ＦＩＦＯメモリ１３及び第２出力用Ｆ
ＩＦＯメモリ１６から出力されたデータをラッチし、ラ
ッチしたデータを、基準クロック信号の１サイクル分だ
け遅らせて、データ出力用バス２２に出力するラッチ回
路ＢＬＯＣＫ３と、書き込みデータのＩＤ情報に基づい
て、出力先の出力用ＦＩＦＯメモリを決定する書き込み
データデコード回路ＢＬＯＣＫ４と、を備えている。

【００２８】２分周回路ＢＬＯＣＫ１は、１個のフリッ
プフロップ回路５１と、１個のインバータ５２と、から
なる。

【００２９】優先処理回路ＢＬＯＣＫ２は、２個のフリ
ップフロップ回路５３、５４と、インバータ５５と、Ｏ
Ｒ回路５６と、からなる。

【００３０】ラッチ回路ＢＬＯＣＫ３は１個のフリップ
フロップ回路５７を備えている。

【００３１】デコード回路ＢＬＯＣＫ４は２個のＯＲ回
路５８、５９からなる。

【００３２】第２フラグ１９は第１出力用ＦＩＦＯメモ
リ１３におけるデータの存在の有無を示すステータス信
号１９ａを優先処理回路ＢＬＯＣＫ２に発信する。この
ステータス信号１９ａは、第１出力用ＦＩＦＯメモリ１
３に未処理のデータが存在する場合には「０」、存在し
ない場合には「１」のレベルを有している。

【００３３】同様に、第４フラグ２１は第２出力用ＦＩ
ＦＯメモリ１６におけるデータの存在の有無を示すステ
ータス信号２１ａを優先処理回路ＢＬＯＣＫ２に発信す
る。このステータス信号２１ａは、第２出力用ＦＩＦＯ
メモリ１６に未処理のデータが存在する場合には
「０」、存在しない場合には「１」のレベルを有してい
る。

【００３４】第１出力用ＦＩＦＯメモリ１３及び第２出
力用ＦＩＦＯメモリ１６から送られてくるデータはデー
タ出力用バス３３、３７を介してラッチ回路ＢＬＯＣＫ
３に入力され、ラッチ回路ＢＬＯＣＫ３からデータ出力
用バス２２を介して出力される。

【００３５】２分周回路ＢＬＯＣＫ１からの出力信号と
優先処理回路ＢＬＯＣＫ２を構成するフリップフロップ
回路５３からの出力信号はＯＲ回路６０に入力され、制
御信号ＲＥＮ１として第１出力用ＦＩＦＯメモリ１３に
出力される。第１出力用ＦＩＦＯメモリ１３は制御信号
ＲＥＮ１の信号レベルが「ＬＯＷ」であるときに、デー
タ出力用バス３３にデータを出力する。

【００３６】２分周回路ＢＬＯＣＫ１からの出力信号と
優先処理回路ＢＬＯＣＫ２を構成するＯＲ回路５６から
の出力信号はＯＲ回路６１に入力され、制御信号ＲＥＮ
２として第２出力用ＦＩＦＯメモリ１６に出力される。
第２出力用ＦＩＦＯメモリ１６は制御信号ＲＥＮ２の信
号レベルが「ＬＯＷ」であるときに、データ出力用バス
３７にデータを出力する。

【００３７】デコード回路ＢＬＯＣＫ４のＯＲ回路５８
から出力される制御信号ＷＥＮ１は第１入力用ＦＩＦＯ
メモリ１２に入力される。第１入力用ＦＩＦＯメモリ１
２は制御信号ＷＥＮ１の信号レベルが「ＬＯＷ」である
ときに、基準クロック信号ＣＬＫの立ち下りのタイミン
グでデータ出力用バス２２から出力されたデータの値を
取り込む。

【００３８】デコード回路ＢＬＯＣＫ４のＯＲ回路５９
から出力される制御信号ＷＥＮ２は第２入力用ＦＩＦＯ
メモリ１５に入力される。第２入力用ＦＩＦＯメモリ１
５は制御信号ＷＥＮ２の信号レベルが「ＬＯＷ」である
ときに、基準クロック信号ＣＬＫの立ち下りのタイミン
グでデータ出力用バス２２から出力されたデータの値を
取り込む。

【００３９】優先処理回路ＢＬＯＣＫ２を構成するフリ
ップフロップ回路５３は、第２フラグ１９からのステー
タス信号１９ａと基準クロック信号ＣＬＫとを受信し、
調停の結果を示す制御信号５３ａをＯＲ回路６０、イン
バータ５５及びＡＮＤ回路６３に出力する。

【００４０】また、優先処理回路ＢＬＯＣＫ２を構成す
るフリップフロップ回路５４は、第４フラグ２１からの
ステータス信号２１ａと基準クロック信号ＣＬＫとを受
信し、調停の結果を示す制御信号５４ａをＯＲ回路５６
に出力する。ＯＲ回路５６からの出力信号はＯＲ回路６
１及びＡＮＤ回路６３に送られる。

【００４１】図３は第１のＣＰＵ１１及び第２のＣＰＵ
１４相互間における通信用のデータフォーマットを示
す。

【００４２】データバス１６ビットのうち、「Ｄ１５」
２３は通信先のＣＰＵのＩＤを表す目的で使用し、残り
のＤ０からＤ１４までの１５ビットは通信用のデータ領
域として使用する。

【００４３】「Ｄ１５」２３が「１」の場合は第１のＣ
ＰＵ１１宛てのデータ、「０」の場合は第２のＣＰＵ１
４宛てのデータと定める。

【００４４】以上のような構成を有する第１の実施形態
に係る通信制御装置１０は以下のように動作する。

【００４５】図４は、第１のＣＰＵ１１から第２のＣＰ
Ｕ１４に対しての通信が行われる際のタイミングチャー
トである。

【００４６】図４は、上から順に、基準クロック信号Ｃ
ＬＫ、２分周回路ＢＬＯＣＫ１により２分周された基準
クロック信号ＣＬＫ２、第２フラグ１９から出力される
ステータス信号１９ａ、第４フラグ２１から出力される
ステータス信号２１ａ、制御信号ＲＥＮ１、データ出力
用バス３３、３７を介して出力された第１出力用ＦＩＦ
Ｏメモリ１３及び第２出力用ＦＩＦＯメモリ１６からの
データＩＮＰＵＴ、制御信号ＷＥＮ２、ラッチ回路ＢＬ
ＯＣＫ３からデータ出力用バス２２を介して出力される
データＯＵＴＰＵＴ、第３フラグ２０から出力されるス
テータス信号２０ａの各信号波形を示す。

【００４７】第３フラグ２０から出力されるステータス
信号２０ａは、第２入力用ＦＩＦＯメモリ１５にデータ
が存在することを第２のＣＰＵ１４に伝達する役割を有
している。

【００４８】先ず、第１のＣＰＵ１１から第１出力用Ｆ
ＩＦＯメモリ１３にデータが書き込まれると、ステータ
ス信号１９ａがＨＩＧＨからＬＯＷに変化する。この
際、第１出力用ＦＩＦＯメモリ１３に書き込まれるデー
タの最上位ビットは、第２のＣＰＵ１４へのデータを示
す「０」とする。

【００４９】次いで、ステータス信号１９ａがＨＩＧＨ
からＬＯＷに変化すると、基準クロック信号ＣＬＫ２の
立ち下がりにおいてステータス信号２１ａがＬＯＷに変
化する。

【００５０】ステータス信号２１ａがＬＯＷに変化する
と、制御信号ＲＥＮ１としてＬＯＷレベルの信号が出力
される。制御信号ＲＥＮ１は基準クロック信号ＣＬＫ２
とステータス信号２１ａとの論理和に等しい。

【００５１】制御信号ＲＥＮ１がＬＯＷになると、第１
出力用ＦＩＦＯメモリ１３はデータ出力用バス３３を介
してラッチ回路ＢＬＯＣＫ３にデータを出力する。

【００５２】次いで、ラッチ回路ＢＬＯＣＫ３は、基準
クロック信号ＣＬＫ２の立ち上がり時において、データ
出力用バス３３を介して第１出力用ＦＩＦＯメモリ１３
から出力されたデータをラッチする。

【００５３】これにより、第１出力用ＦＩＦＯメモリ１
３に格納されていたデータがなくなったので、ステータ
ス信号１９ａがＬＯＷからＨＩＧＨに変化する。

【００５４】書き込みデータコード回路ＢＬＯＣＫ４
は、ラッチ回路ＢＬＯＣＫ３からの出力の最上位ビット
を監視し、それが「０」である場合には、制御信号ＷＥ
Ｎ２としてＬＯＷレベルの信号を出力する。この信号は
クロック基準信号ＣＬＫ２の反転信号を元に生成され
る。

【００５５】制御信号ＷＥＮ２としてＬＯＷレベルの信
号が出力されると、第２入力用ＦＩＦＯメモリ１５はク
ロック基準信号ＣＬＫ２の立ち下がり時にラッチ回路Ｂ
ＬＯＣＫ３からの出力信号を取り込む。

【００５６】また、ステータス信号１９ａがＨＩＧＨに
変化したときに、ステータス信号２１ａはクロック基準
信号ＣＬＫ２の立ち下がり時にＨＩＧＨに変化する。

【００５７】第２入力用ＦＩＦＯメモリ１５がデータを
取り込むと、ステータス信号２０ａはＬＯＷに変化し、
第２のＣＰＵ１４に割り込みが入る。

【００５８】以上のようにして、第１のＣＰＵ１１から
第２のＣＰＵ１４に対してデータ送信が行われる。

【００５９】図５は、第１のＣＰＵ１１から第２のＣＰ
Ｕ１４へのデータ通信及び第２のＣＰＵ１４から第１の
ＣＰＵ１１へのデータ通信が同時に発生した場合のタイ
ミングチャートである。

【００６０】図５は、上から順に、基準クロック信号Ｃ
ＬＫ、２分周回路ＢＬＯＣＫ１により２分周された基準
クロック信号ＣＬＫ２、第２フラグ１９から出力される
ステータス信号１９ａ、第４フラグ２１から出力される
ステータス信号２１ａ、制御信号ＲＥＮ１、データ出力
用バス３３、３７を介して出力された第１出力用ＦＩＦ
Ｏメモリ１３及び第２出力用ＦＩＦＯメモリ１６からの
データＩＮＰＵＴ、制御信号ＷＥＮ２、ラッチ回路ＢＬ
ＯＣＫ３からデータ出力用バス２２を介して出力される
データＯＵＴＰＵＴ、第２出力用ＦＩＦＯメモリ１６か
ら出力されるステータス信号１６ａ、優先処理回路ＢＬ
ＯＣＫ２から出力される制御信号２３、制御信号ＲＥＮ
２、制御信号ＷＥＮ１の各信号波形を示す。

【００６１】先ず、第１のＣＰＵ１１から第１出力用Ｆ
ＩＦＯメモリ１３にデータが書き込まれると、ステータ
ス信号１９ａがＨＩＧＨからＬＯＷに変化する。この
際、第１出力用ＦＩＦＯメモリ１３に書き込まれるデー
タの最上位ビットは、第２のＣＰＵ１４へのデータを示
す「０」とする。

【００６２】次いで、第２のＣＰＵ１４から第２出力用
ＦＩＦＯメモリ１６にデータが書き込まれ、ステータス
信号１６ａがＬＯＷに変化する。この際、第２出力用Ｆ
ＩＦＯメモリ１６に書き込まれるデータの最上位ビット
「Ｄ１５」２３は第１のＣＰＵ１１へのデータを示す
「１」とする。

【００６３】ステータス信号１９ａがＬＯＷに変化する
と、基準クロック信号ＣＬＫ２の立ち下がり時におい
て、ステータス信号２１ａがＬＯＷに変化する。この場
合、制御信号２３はステータス信号１９ａにマスクされ
るため変化しない。

【００６４】ステータス信号２１ａがＬＯＷに変化する
と、制御信号ＲＥＮ１としてＬＯＷレベルの信号が出力
される。制御信号ＲＥＮ１は基準クロック信号ＣＬＫ２
とステータス信号２１ａとの論理和に等しい。

【００６５】制御信号ＲＥＮ１がＬＯＷになると、第１
出力用ＦＩＦＯメモリ１３はデータ出力用バス３３を介
してラッチ回路ＢＬＯＣＫ３にデータを出力する。

【００６６】次いで、ラッチ回路ＢＬＯＣＫ３は、基準
クロック信号ＣＬＫ２の立ち上がり時において、制御信
号ＲＥＮ１をラッチする。

【００６７】これにより、第１出力用ＦＩＦＯメモリ１
３に格納されていたデータがなくなったので、ステータ
ス信号１９ａがＬＯＷからＨＩＧＨに変化する。

【００６８】書き込みデータコード回路ＢＬＯＣＫ４
は、ラッチ回路ＢＬＯＣＫ３からの出力の最上位ビット
を監視し、それが「０」である場合には、制御信号ＷＥ
Ｎ２としてＬＯＷレベルの信号を出力する。この信号は
クロック基準信号ＣＬＫ２の反転信号を元に生成され
る。

【００６９】制御信号ＷＥＮ２としてＬＯＷレベルの信
号が出力されると、第２入力用ＦＩＦＯメモリ１５はク
ロック基準信号ＣＬＫの立ち下がり時にラッチ回路ＢＬ
ＯＣＫ３からの出力信号を取り込む。

【００７０】また、ステータス信号１９ａがＨＩＧＨに
変化したときに、ステータス信号２１ａはクロック基準
信号ＣＬＫ２の立ち下がり時にＨＩＧＨに変化する。

【００７１】ステータス信号２１ａがＨＩＧＨに変化し
たことにより、ステータス信号１９ａによる制御信号２
３に対するマスクが解除されるため、制御信号２３とし
てＬＯＷレベルの信号が出力される。

【００７２】制御信号２３がＬＯＷに変化すると、制御
信号ＲＥＮ２としてＬＯＷレベルの信号が出力される。
制御信号ＲＥＮ２は制御信号２３と基準クロック信号Ｃ
ＬＫ２の論理和である。

【００７３】制御信号ＲＥＮ２がＬＯＷレベルに変化し
たため、第２出力用ＦＩＦＯメモリ１６はラッチ回路Ｂ
ＬＯＣＫ３にデータを出力する。

【００７４】次いで、ラッチ回路ＢＬＯＣＫ３は、基準
クロック信号ＣＬＫ２の立ち上がり時において、第２出
力用ＦＩＦＯメモリ１６から出力されたデータをラッチ
する。

【００７５】これにより、第２出力用ＦＩＦＯメモリ１
６に格納されていたデータがなくなったので、ステータ
ス信号１６ａがＬＯＷからＨＩＧＨに変化する。

【００７６】書き込みデータコード回路ＢＬＯＣＫ４
は、ラッチ回路ＢＬＯＣＫ３からの出力の最上位ビット
を監視し、それが「１」である場合には、制御信号ＷＥ
Ｎ１としてＬＯＷレベルの信号を出力する。この信号は
クロック基準信号ＣＬＫ２の反転信号を元に生成され
る。

【００７７】制御信号ＷＥＮ１としてＬＯＷレベルの信
号が出力されると、第２入力用ＦＩＦＯメモリ１５はク
ロック基準信号ＣＬＫの立ち下がり時にラッチ回路ＢＬ
ＯＣＫ３からの出力信号を取り込む。

【００７８】ステータス信号１６ａがＨＩＧＨに変化し
たことにより、制御信号２３はクロック基準信号ＣＬＫ
２の立ち下がり時においてＨＩＧＨに変化する。

【００７９】以上のようにして、第１のＣＰＵ１１と第
２のＣＰＵ１４との間でデータ送信が同時に行われる。

【００８０】図６は、本発明の第２の実施形態に係る通
信制御回路１００のハードウェア構成を示すブロック図
である。

【００８１】本実施形態に係る通信制御回路１００は、
第１のＣＰＵ１１１に接続されている第１入力用ＦＩＦ
Ｏメモリ１１２及び第１出力用ＦＩＦＯ１１３メモリ
と、第２のＣＰＵ１１４に接続されている第２入力用Ｆ
ＩＦＯメモリ１１５及び第２出力用ＦＩＦＯメモリ１１
６と、第３のＣＰＵ１１７に接続されている第３入力用
ＦＩＦＯメモリ１１８及び第３出力用ＦＩＦＯメモリ１
１９と、第４のＣＰＵ１２０に接続されている第４入力
用ＦＩＦＯメモリ１２１及び第４出力用ＦＩＦＯメモリ
１２２と、各ＦＩＦＯメモリ１１２、１１３、１１５、
１１６、１１８、１１９、１２１、１２２に接続され、
第１のＣＰＵ１１１乃至第４のＣＰＵ１２０相互間の通
信を調停する調停回路１２３と、を備えている。

【００８２】すなわち、第２の実施形態に係る通信制御
回路１００は、第１の実施形態に係る通信制御回路１０
におけるＣＰＵの個数を２個から４個に増加させた回路
に対応するものであり、ＣＰＵの個数の増加に伴い、各
ＦＩＦＯメモリに伴う構成も同様に拡張されている。

【００８３】図７は、図６に示した調停回路１２３の一
構成例のブロック図である。

【００８４】図７に示した調停回路１２３の基本的な構
造は、以下に述べる２ビットのデマルチプレクサ１３０
を備えている点を除き、図２に示した調停回路１７の基
本的な構造と同一であり、通信制御回路１００における
ＣＰＵの個数が４個に増加したことに伴い、フリップフ
ロップ回路、インバータ及びＯＲ回路の個数が増加して
いる。

【００８５】図７に示した調停回路１２３は、図２に示
した調停回路１７とは異なり、ラッチ回路ＢＬＯＣＫ３
と書き込みデータコード回路ＢＬＯＣＫ４との間に２ビ
ットのデマルチプレクサ１３０を備えている。

【００８６】デマルチプレクサ１３０は、入力ポートＩ
Ｎ１及びＩＮ０への入力がともにＬＯＷレベルの信号で
ある場合に、出力ポートＯＵＴ０からＨＩＧＨレベルの
信号を出力し、入力ポートＩＮ１及びＩＮ０への入力が
それぞれＬＯＷレベル及びＨＩＧＨレベルの信号である
場合に、出力ポートＯＵＴ１からＨＩＧＨレベルの信号
を出力する。

【００８７】また、デマルチプレクサ１３０は、入力ポ
ートＩＮ１及びＩＮ０への入力がそれぞれＨＩＧＨレベ
ル及びＬＯＷレベルの信号である場合に、出力ポートＯ
ＵＴ２からＨＩＧＨレベルの信号を出力し、入力ポート
ＩＮ１及びＩＮ０への入力がともにＨＩＧＨレベルの信
号である場合に、出力ポートＯＵＴ３からＨＩＧＨレベ
ルの信号を出力する。

【００８８】図８は、本実施形態に係る通信制御装置１
００において使用するＣＰＵ間通信のデータフォーマッ
トを示す。

【００８９】通信先のＣＰＵを指定する「ＣＰＵ Ｉ
Ｄ」７４を２ビットに拡張し、「ＣＰＵ ＩＤ」７４を
構成する（Ｄ１５、Ｄ１４）が（１、１）の場合には、
第１のＣＰＵ１１１に対しての通信データ、（Ｄ１５、
Ｄ１４）が（１、０）の場合には、第２のＣＰＵ１１４
に対しての通信データ、（Ｄ１５、Ｄ１４）が（０、
１）の場合には、第３のＣＰＵ１１７に対しての通信デ
ータ、（Ｄ１５、Ｄ１４）が（０、０）の場合には、第
４のＣＰＵ１２０に対しての通信データと定める。

【００９０】なお、通信を行うＣＰＵの数をｎ個に拡張
する場合には、図７に示したデータフォーマットの「Ｃ
ＰＵ ＩＤ」７４のビット数をｉととしたとき、ｎ≦２
ⁱとなるようにｉを定め、調停回路１２３中の優先処理
回路ＢＬＯＣＫ２及びデマルチプレクサ１３０を拡張す
ればよい。

【００９１】図９は、本発明の第３の実施形態に係る通
信制御回路において用いる調停回路の構造を示すブロッ
ク図である。

【００９２】本調停回路においては、ＣＰＵ間の通信が
競合した際の調停方法として、ラウンドロビン方式が採
用されている。

【００９３】本実施形態は４個のＣＰＵに対する通信制
御回路であり、全体の回路構成は図６に示した第２の実
施形態に係る通信制御回路１００と同様である。

【００９４】本実施形態における調停回路は、調停に優
先処理を取り入れた回路構成とは異なり、各ＣＰＵの通
信処理を均等に行えるという特徴を備えている。

【００９５】なお、本実施形態における調停回路は、二
分周回路ＢＬＯＣＫ１に接続する、初期値「１」の４ビ
ットシフトレジスタ９１を備えている。

【００９６】第１の実施形態は２個のＣＰＵに対する通
信制御回路として、第２及び第３の実施形態は４個のＣ
ＰＵに対する通信制御回路としてそれぞれ構成されてい
るが、本発明に係る通信制御回路に対応するＣＰＵの個
数は２個または４個に限定されるものではない。２個以
上の全ての個数のＣＰＵに対して本発明に係る通信制御
回路を適用することが可能である。

【００９７】

【発明の効果】本発明に係る通信制御装置によれば、各
ＣＰＵに対して個別のＦＩＦＯが用意されているため、
一のＣＰＵが通信処理中であっても、他のＣＰＵは当該
一のＣＰＵとは独立に通信を行うことができる。

【００９８】また、マルチポートメモリを使用する場
合、接続可能なＣＰＵの数はマルチポートメモリのポー
ト数によって制限されていたが、本発明に係る通信制御
装置によれば、調停回路を拡張することにより、通信を
行うＣＰＵの数を容易に拡張することが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る通信制御回路の
ブロック図である。

【図２】本発明の第１の実施形態に係る通信制御回路に
おける調停回路のブロック図である。

【図３】第１の実施形態に係る通信制御装置におけるＣ
ＰＵ相互間における通信用のデータフォーマットを示す
図である。

【図４】第１の実施形態に係る通信制御装置において、
第１のＣＰＵから第２のＣＰＵに対しての通信が行われ
る際のタイミングチャートである。

【図５】第１の実施形態に係る通信制御装置において、
第１のＣＰＵから第２のＣＰＵへのデータ通信及び第２
のＣＰＵから第１のＣＰＵへのデータ通信が同時に発生
した場合のタイミングチャートである。

【図６】本発明の第２の実施形態に係る通信制御回路の
ブロック図である。

【図７】本発明の第２の実施形態に係る通信制御回路に
おける調停回路のブロック図である。

【図８】第２の実施形態に係る通信制御装置におけるＣ
ＰＵ相互間における通信用のデータフォーマットを示す
図である。

【図９】本発明の第３の実施形態に係る通信制御回路に
おける調停回路のブロック図である。

【符号の説明】

１０ 第１の実施形態に係る通信制御回路 １１ 第１のＣＰＵ １２ 第１入力用ＦＩＦＯメモリ １３ 第１出力用ＦＩＦＯメモリ １４ 第２のＣＰＵ １５ 第２入力用ＦＩＦＯメモリ １６ 第２出力用ＦＩＦＯメモリ １７ 調停回路 １００ 第２の実施形態に係る通信制御回路 １１１ 第１のＣＰＵ １１２ 第１入力用ＦＩＦＯメモリ １１３ 第１出力用ＦＩＦＯメモリ １１４ 第２のＣＰＵ １１５ 第２入力用ＦＩＦＯメモリ １１６ 第２出力用ＦＩＦＯメモリ １１７ 第３のＣＰＵ １１８ 第３入力用ＦＩＦＯメモリ １１９ 第３出力用ＦＩＦＯメモリ １２０ 第４のＣＰＵ １２１ 第４入力用ＦＩＦＯメモリ １２２ 第４出力用ＦＩＦＯメモリ １２３ 調停回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の中央処理装置間の通信を制御する
   通信制御回路であって、 各中央処理装置に接続されている先入れ先出し（ＦＩＦ
   Ｏ）メモリと、 前記先入れ先出しメモリを介しての前記中央処理装置へ
   の信号の入力及び前記先入れ先出しメモリを介しての前
   記中央処理装置からの信号の出力を制御する調停回路
   と、 からなる通信制御回路。
2. 【請求項２】 Ｎ（Ｎは２以上の正の整数）個の中央処
   理装置間の通信を制御する通信制御回路であって、 前記中央処理装置の各々に接続された入力用先入れ先出
   しメモリと、 前記中央処理装置の各々に接続された出力用先入れ先出
   しメモリと、 前記入力用先入れ先出しメモリ及び前記出力用先入れ先
   出しメモリに接続され、前記入力用先入れ先出しメモリ
   を介しての前記中央処理装置への信号の入力及び前記出
   力用先入れ先出しメモリを介しての前記中央処理装置か
   らの信号の出力を制御する調停回路と、 からなる通信制御回路。
3. 【請求項３】 前記調停回路は、 基準クロック信号をＮ分周するＮ分周回路と、 前記Ｎ個の中央処理装置における処理が重複したとき
   に、何れか一の中央処理装置における処理を優先させる
   優先処理回路と、 前記出力用先入れ先出しメモリから出力されたデータを
   ラッチし、前記基準クロック信号の１サイクル分だけ送
   らせて出力するラッチ回路と、 出力先の出力用先入れ先出しメモリを決定するデコード
   回路と、 からなるものであることを特徴とする請求項２に記載の
   通信制御回路。
4. 【請求項４】 前記調停回路は、前記ラッチ回路と前記
   デコード回路との間にデマルチプレクサをさらに備える
   ものであることを特徴とする請求項３に記載の通信制御
   回路。
5. 【請求項５】 前記調停回路は、調停方式としてラウン
   ドロビン方式を用いるものであることを特徴とする請求
   項３または４に記載の通信制御回路。
6. 【請求項６】 前記調停回路は、前記Ｎ分周回路に接続
   するＮビットシフトレジスタをさらに備えることをを特
   徴とする請求項３または４に記載の通信制御回路。