CN109885526B - 一种基于OpenVPX总线的信息处理平台 - Google Patents

Abstract

本发明公开一种基于OpenVPX总线的信息处理平台，包括信号处理板、数据交换板、FC接口板、数据处理板、DBF处理板、任务管理板、背板，所述背板采用OpenVPX总线单星拓扑结构，所述背板上搭载有所述信号处理板、所述数据交换板、所述FC接口板、所述数据处理板、所述DBF处理板、所述任务管理板；所述信号处理板、所述FC接口板、所述数据处理板、所述DBF处理板和所述任务管理板均与所述数据交换模块互连；本发明利用OpenVPX总线和SRIO互连技术，采用集成高性能DSP和FPGA的现货数字模块实现雷达信号高速并行处理，单通道通信带宽提高至10Gbps，相邻单元通信带宽提高至80Gbps，解决了当前基于并行总线的机载雷达信息处理平台处理能力弱、传输带宽小和扩展性差的问题。

Description

一种基于OpenVPX总线的信息处理平台

技术领域

本发明涉及机载雷达信息处理技术领域，具体涉及一种基于OpenVPX总线的信息处理平台。

背景技术

信息处理平台是机载雷达的核心子系统，主要负责完成任务控制、时序产生、信号处理、数据处理、资源调度管理、人机交互、状态数据采集分析处理以及上行反馈控制功能等。随着雷达种类和用途日趋多样化，特别是需要执行复杂软件算法的高分辨率成像、目标识别等宽带雷达对信息处理平台的处理能力、传输带宽等可扩展性能都提出了更高的要求。

现有的雷达信息处理平台通常采用VME总线或者CPCI总线，这种并行总线数据带宽只能达到1Gbps左右，总线可扩展能力有限，通常包括信号处理分机、数据处理分机、DBF处理分机等多个分机，无法满足机载雷达信息处理平台小型化、高带宽、通用化、可扩展的使用需求。

鉴于上述缺陷，本发明创作者经过长时间的研究和实践终于获得了本发明。

发明内容

为解决上述技术缺陷，本发明采用的技术方案在于，提供一种基于OpenVPX总线的信息处理平台，包括

信号处理板，用于完成信号处理；

数据交换板，用于不同板卡之间高速RapidIO数据和以太网的集中交换；

FC接口板，用于作为所述信息处理平台与机载任务电子系统的通信接口；

数据处理板，用于完成雷达不同模式下点迹凝聚、航迹跟踪、情报输出的数据处理；

DBF处理板，用于对数字下变频后的基带信号进行处理并形成期望波束；

任务管理板，用于整机控制时序产生和高/低速数据的融合及发送；

背板，采用OpenVPX总线单星拓扑结构，用于搭载所述信号处理板、所述数据交换板、所述FC接口板、所述数据处理板、所述DBF处理板、所述任务管理板；

所述信号处理板、所述FC接口板、所述数据处理板、所述DBF处理板和所述任务管理板均与所述数据交换板互连。

较佳的，所述背板采用6U尺寸10槽结构，符合OpenVPX总线单星拓扑结构的BKP6-CEN10-11.2.4-n标准，包括1个交换槽位和9个负载槽位。

较佳的，5块所述信号处理板、1块所述FC接口板、1块所述数据处理板、1块所述DBF处理板和1块所述任务管理板设置于所述负载槽位内，1块所述数据交换板设置于所述交换槽位内。

较佳的，所述交换槽位和所述负载槽位内均安装有J0、J1、J2、J3、J4、J5和J6共7个Multi-GigRT2连接器；J0连接器用于功率传输、维护总线、测试总线信号，J1～J6连接器用于信号的传输。

较佳的，所述信号处理板之间采用2路X4RapidIO连接，所述信号处理板和所述数据处理板分别通过1路X4 RapidIO与所述数据交换板连接，所述FC接口板和所述任务管理板分别通过2路X4 RapidIO与所述数据交换板连接，所述DBF处理板通过1路X4 RapidIO分别与所述数据处理板和所述FC接口板连接。

较佳的，所述信号处理板集成4片TMS320C6678处理器，每片TMS320C6678处理器外挂8GB的DDR3内存构成高速处理单元。

较佳的，所述DBF处理板采用6U VPX结构，采用2片大规模FPGA模块分别负责宽带模式和窄带模式波束合成运算，每片所述大规模FPGA模块内部包括2000个以上的25bit×18bit乘法器。

较佳的，所述数据交换板采用PowerPC+FPGA架构，板载5片CPS1848交换芯片，所述CPS1848交换芯片基于RapidIO2.1规范，共设置有48路串行通道。

较佳的，所述任务管理板采用MPC8536嵌入式处理器作为控制器，搭配XC7VX550T芯片实现80路高速通道和600个IO接口扩展。

较佳的，所述FC接口板采用FC-ASM协议处理芯片FC880Z，内嵌高性能嵌入式微处理器和FC-AE-ASM协议处理引擎，所述FC接口板设置有PCIe接口和RapidI接口。

与现有技术比较本发明的有益效果在于：本发明利用OpenVPX总线和SRIO互连技术，采用集成高性能DSP和FPGA的现货数字模块实现雷达信号高速并行处理，单通道通信带宽提高至10Gbps，相邻单元通信带宽提高至80Gbps，解决了当前基于并行总线的机载雷达信息处理平台处理能力弱、传输带宽小和扩展性差的问题。

附图说明

图1为本发明所述基于OpenVPX总线的信息处理平台的结构示意图；

图2为所述背板各槽位间RapidIO之间的连接示意图；

图3为SAR回波数据实时处理数据流程图。

图中数字表示：

1-信号处理板；2-数据交换板；3-FC接口板；4-数据处理板；5-DBF处理板；6-任务管理；7-电源模块。

具体实施方式

以下结合附图，对本发明上述的和另外的技术特征和优点作更详细的说明。

本发明主要提供一种基于OpenVPX总线的信息处理平台，所述信息处理平台是机载雷达的核心子系统，主要负责完成任务控制、时序产生、信号处理、数据处理、资源调度管理、人机交互、状态数据采集分析处理以及上行反馈控制功能等。

OpenVPX总线(VITA65)是在VPX总线规范(VITA46)基础上发展起来的系统级总线规范，它对符合VPX规范的背板以及模块设计提出了机械和电气上的系统级规范，对不同类型的VPX模块接口信号进行了规定，并提供了一系列系统兼容框架，从而大大提升了VPX总线的兼容性和扩展性。OpenVPX总线方便设计师采用商用现货(COTS)进行系统构建，不仅可以保证系统性能，同时还能大大降低开发难度，节省开发周期与成本，具有很好的系统重组能力。OpenVPX总线采用高速串行总线互连技术，兼容PCIe、千兆以太网、SRIO(SerialRapidIO)等常见高速通讯协议，解决了雷达信号处理、图像处理等领域中的带宽瓶颈。其中，SRIO基于SerDes(Serialize Deseria lize)包交换技术，支持1.25Gbps到10Gbps的传输带宽，采用256字节小包传输，在高带宽数据传输的基础上，降低了传输延时，提高了传输效率。

在本实施方式中，如图1所示，图1为本发明所述基于OpenVPX总线的信息处理平台的结构示意图；本发明所述基于OpenVPX总线的信息处理平台包括背板及其承载的5块信号处理板1、1块数据交换板2、1块FC接口板3、1块数据处理板4、1块DBF处理板5、1块任务管理板6和电源模块7。

其中，所述FC接口板3和所述任务管理板6负责系统管理功能，完成雷达监控、故障检测、平台对外接口等任务；所述信号处理板1和所述DBF处理板5负责信号处理功能，完成收发信号波束形成、成像算法、动目标检测算法的执行等任务。所述数据处理板4负责完成雷达不同模式下点迹凝聚、航迹跟踪、情报输出等数据处理任务。

本实施例中所述背板采用6U尺寸10槽结构，符合OpenVPX总线单星拓扑结构的BKP6-CEN10-11.2.4-n标准，包括1个交换槽位和9个负载槽位；5块所述信号处理板1、1块所述FC接口板3、1块所述数据处理板4、1块所述DBF处理板5和1块所述任务管理板6设置于所述负载槽位内，1块所述数据交换板2设置于所述交换槽位内。

所述交换槽位和所述负载槽位内均可安装J0、J1、J2、J3、J4、J5和J6共7个Multi-GigRT2连接器。根据OpenVPX总线要求，J0连接器用于功率传输、维护总线、测试总线等信号，J1～J6连接器用于信号的传输。

设置于所述负载槽位内的所有模块即所述信号处理板1、所述FC接口板3、所述数据处理板4、所述DBF处理板5和所述任务管理板6均通过背板走线与所述数据交换板互连，实现数据传输层X4SRIO和控制层千兆以太网的集中交换。

如图2所示，图2为所述背板各槽位间RapidIO之间的连接示意图，其中，RA～RJ分别表示X4 RapidIO通道，通信带宽最大40Gbps。为提高信号处理速度，所述信号处理板1之间采用2路X4 RapidIO连接。所述信号处理板1和所述数据处理板4分别通过1路X4 RapidIO与所述数据交换板2连接，所述FC接口板3和所述任务管理板6分别通过2路X4 RapidIO与所述数据交换板2连接，所述DBF处理板5通过1路X4 RapidIO分别与所述数据处理板4和所述FC接口板3连接。

本实施例支持直流+12V和交流115V两路电源输入到所述背板，直流12V负责所述任务管理板6和所述FC接口板3供电，交流115V输入所述电源模块7，输出+12V、+5V主电源和+3.3V辅助电源给其余板卡供电。所述电源模块7采用可插拔设计的模块化电源方案，尺寸为6U高度，2英寸厚度。该设计方法可避免采用固定电源导致的机箱高度或深度加长、更换困难等问题，更能满足军用电子设备对可靠性、维修性的要求。

所述信号处理板1集成4片TMS320C6678处理器，每片TMS320C6678处理器外挂8GB的DDR3内存构成高速处理单元，定点运算能力达到1024GMACs，标称浮点运算能力达到512GFlops。

所述DBF处理板5用于对DDC(数字下变频)后的基带信号进行处理并形成期望波束。所述DBF处理板5采用6U VPX结构，采用2片大规模FPGA模块分别负责宽带模式和窄带模式波束合成运算。所述大规模FPGA模块可采用Xilinx公司的FPGA-XC7VX485T，每片所述大规模FPGA模块内部包括2000多个25bit×18bit乘法器，存储器有37Mbit。

所述数据交换板2负责不同板卡之间高速RapidIO数据和以太网的集中交换。所述数据交换板2基于PowerPC+FPGA的架构进行设计，板载5片CPS1848交换芯片，所述CPS1848交换芯片基于RapidIO2.1规范，共有48路串行通道(Lanes)，可灵活配置为12×4、18×2、18×1的端口工作方式，所述CPS1848交换芯片内部交换带宽达240Gbps，提供无阻塞的全双工交换能力，以太网选用BCM5396，所述CPS1848交换芯片支持16端口千兆以太网交换，PowerPC通过SPI串口对BCM5396内部寄存器进行配置。

所述任务管理板6负责整机控制时序产生和高/低速数据的融合及发送。所述任务管理板6采用MPC8536嵌入式处理器作为控制器，搭配XC7VX550T芯片实现80路高速通道和600个IO接口扩展，控制灵活，具备软硬件可编程、可裁减、可扩充、可升级功能。

所述FC接口板3是信息处理平台与机载任务电子系统的通信接口。所述FC接口板3采用国产FC-ASM协议处理芯片FC880Z实现，内嵌高性能嵌入式微处理器和FC-AE-ASM协议处理引擎，FC接口速率可配置，提供PCIe接口和RapidIO接口，PCIe接口支持X1、X4模式，通道速率为2.5Gb/s，RapidIO接口支持X1、X4模式，速率为1.25Gb/s、2.5Gb/s、3.125Gb/s可选择。

本实施例中，如图3所示，图3为SAR回波数据实时处理数据流程图。所述任务管理板6接收雷达回波数据分段并通过以所述数据交换板2为核心的SRIO交换网络同时发送给5个所述信号处理板1，各所述信号处理板1的处理结果再通过所述SRIO交换网络经所述任务管理板6送出给记录设备。当单个所述信号处理板1内存资源不足时，则可将2个所述信号处理板1作为一个虚拟处理节点，以满足不同SAR模式的资源需求。

本发明采用OpenVPX总线技术，通信带宽高，相邻通道传输带宽提高80Gbps，解决机载雷达大数量传输的瓶颈问题；在保证较强处理能力的同时，所有模块均采用6U欧洲标准卡，厚度均为1英寸，同一类模块统一接口定义，便于现场维修更换；OpenVPX总线可设置多种拓扑结构的背板结构，可扩展性好。

以上所述仅为本发明的较佳实施例，对本发明而言仅仅是说明性的，而非限制性的。本专业技术人员理解，在本发明权利要求所限定的精神和范围内可对其进行许多改变，修改，甚至等效，但都将落入本发明的保护范围内。

Claims (10)

1.一种基于OpenVPX总线的信息处理平台，其特征在于，包括

信号处理板，用于完成信号处理；

数据交换板，用于不同板卡之间高速RapidIO数据和以太网的集中交换；

FC接口板，用于作为所述信息处理平台与机载任务电子系统的通信接口；

数据处理板，用于完成雷达不同模式下点迹凝聚、航迹跟踪、情报输出的数据处理；

DBF处理板，用于对数字下变频后的基带信号进行处理并形成期望波束；

任务管理板，用于整机控制时序产生和高/低速数据的融合及发送；

背板，采用OpenVPX总线单星拓扑结构，用于搭载所述信号处理板、所述数据交换板、所述FC接口板、所述数据处理板、所述DBF处理板、所述任务管理板；

所述信号处理板、所述FC接口板、所述数据处理板、所述DBF处理板和所述任务管理板均与所述数据交换板互连。

2.如权利要求1所述的基于OpenVPX总线的信息处理平台，其特征在于，所述背板采用6U尺寸10槽结构，符合OpenVPX总线单星拓扑结构的BKP6-CEN10-11.2.4-n标准，包括1个交换槽位和9个负载槽位。

3.如权利要求2所述的基于OpenVPX总线的信息处理平台，其特征在于，5块所述信号处理板、1块所述FC接口板、1块所述数据处理板、1块所述DBF处理板和1块所述任务管理板设置于所述负载槽位内，1块所述数据交换板设置于所述交换槽位内。

4.如权利要求3所述的基于OpenVPX总线的信息处理平台，其特征在于，所述交换槽位和所述负载槽位内均安装有J0、J1、J2、J3、J4、J5和J6共7个Multi-GigRT2连接器；J0连接器用于功率传输、维护总线、测试总线信号，J1～J6连接器用于信号的传输。

5.如权利要求4所述的基于OpenVPX总线的信息处理平台，其特征在于，所述信号处理板之间采用2路X4 RapidIO连接，所述信号处理板和所述数据处理板分别通过1路X4RapidIO与所述数据交换板连接，所述FC接口板和所述任务管理板分别通过2路X4 RapidIO与所述数据交换板连接，所述DBF处理板通过1路X4 RapidIO分别与所述数据处理板和所述FC接口板连接。

6.如权利要求5所述的基于OpenVPX总线的信息处理平台，其特征在于，所述信号处理板集成4片TMS320C6678处理器，每片TMS320C6678处理器外挂8GB的DDR3内存构成高速处理单元。

7.如权利要求5所述的基于OpenVPX总线的信息处理平台，其特征在于，所述DBF处理板采用6U VPX结构，采用2片大规模FPGA模块分别负责宽带模式和窄带模式波束合成运算，每片所述大规模FPGA模块内部包括2000个以上的25bit×18bit乘法器。

8.如权利要求5所述的基于OpenVPX总线的信息处理平台，其特征在于，所述数据交换板采用PowerPC+FPGA架构，板载5片CPS1848交换芯片，所述CPS1848交换芯片基于RapidIO2.1规范，共设置有48路串行通道。

9.如权利要求5所述的基于OpenVPX总线的信息处理平台，其特征在于，所述任务管理板采用MPC8536嵌入式处理器作为控制器，搭配XC7VX550T芯片实现80路高速通道和600个IO接口扩展。

10.如权利要求5所述的基于OpenVPX总线的信息处理平台，其特征在于，所述FC接口板采用FC-ASM协议处理芯片FC880Z，内嵌高性能嵌入式微处理器和FC-AE-ASM协议处理引擎，所述FC接口板设置有PCIe接口和RapidIO接口。