CN201083766Y

CN201083766Y - 高速任意波形发生器

Info

Publication number: CN201083766Y
Application number: CNU2007200329476U
Authority: CN
Inventors: 郭恩全; 李晓强; 王治; 李小杰
Original assignee: Shaanxi Hitech Electronic Co Ltd
Current assignee: Shaanxi Hitech Electronic Co Ltd
Priority date: 2007-10-12
Filing date: 2007-10-12
Publication date: 2008-07-09
Anticipated expiration: 2017-10-12

Abstract

一种高速任意波形发生器，包括PCI接口、PCI9054、9054局部总线接口控制模块、波形发生引擎、DDR SDRAM控制器、触发控制器、外设控制器、DAC及模拟通道，其中9054局部总线接口控制模块、波形发生引擎、DDR SDRAM控制器、触发控制器、外设控制器集成于FPGA中，PCI接口经过PCI9054与FPGA双向连接，DDR SDRAM存储器、RTSI触发总线、时钟产生电路、配置电路分别连接FPGA，FPGA与DAC及模拟通道连接，DAC及模拟通道输出任意波形。本实用新型可选的触发方式有单次、单步、连续、猝发，支持波形的循环与连接。

Description

高速任意波形发生器

技术领域

本实用新型涉及信号源技术领域，特别是涉及一种高速任意波形发生器。

背景技术

现有的信号发生器大都只能产生一种或几种单一的标准波形，随着科技的发展，信号测试中对测试所需的激励源要求也越来越高，一方面要求信号源能产生复杂信号波形，另一方面要求信号的带宽要足够大，在这种情况下，现有的信号源大都满足不了这种需求。

实用新型内容

本实用新型的目的是克服背景技术中的缺陷，提供一种高速任意波形发生器。

本实用新型的技术解决方案如下：一种高速任意波形发生器，包括PCI接口、PCI9054、9054局部总线接口控制模块、波形发生引擎、DDR SDRAM控制器、触发控制器、外设控制器、DAC及模拟通道，9054局部总线接口控制模块、波形发生引擎、DDR SDRAM控制器、触发控制器、外设控制器集成于FPGA中，配置电路连接FPGA，PCI接口和PCI9054与9054局部总线接口控制模块双向连接，DDR SDRAM存储器与DDR SDRAM控制器双向连接，RTSI触发总线与触发控制器双向连接，9054局部总线接口控制模块与DDR SDRAM控制器、波形发生引擎双向连接，9054局部总线接口控制模块连接触发控制器和外设控制器，DDR SDRAM控制器与波形发生引擎双向连接，触发控制器与波形发生引擎双向连接，外设控制器连接时钟产生电路和DAC及模拟通道，时钟产生电路连接波形发生引擎，波形发生引擎与DAC及模拟通道双向连接，DAC及模拟通道输出任意波形。

所述的DAC及模拟通道包括DAC电路、模拟滤波器、偏置电路、衰减电路、高、低增益放大电路、阻抗控制电路和转换开关，DAC电路输入端与控制端与FPGA连接，其输出端通过转换开关A分为两个支路，一支路直接与转换开关F短路连接，另一支路连接转换开关B输入端；转换开关B一输出端连接模拟滤波器输入端，另一输出端连接转换开关C一输入端，模拟滤波器输出端连接转换开关C另一输入端，转换开关C输出端连接偏置电路输入端，偏置电路输出端连接衰减电路输入端，衰减电路输出端通过转换开关D连接高增益放大电路或低增益放大电路输入端；高、低增益放大电路输出端经转换开关E连接衰减电路输入端，其输出端连接转换开关F一输入端；转换开关F输出端通过转换开关G连接直流校准电路和阻抗控制电路，阻抗控制电路输出任意波形模拟信号，转换开关A、B、C、D、E、F、G控制端连接转换开关控制电路输出端。

本实用新型经实验验证，达到以下主要技术指标：

最大数据刷新率100MSPS，数字滤波后可达400MSPS，可产生最高40M正弦信号，幅度调节分辨率为10位，输出幅度10mV～12V可调，输出衰减0～51DB可调，信号垂直分辨率16位，直流精度为：±0.5％DAC输出幅度±0.1％偏置电压±1mV；输出阻抗50 Ω/75 Ω可选，输出直流耦合，偏置电压最大可为输出幅度的50％。通带平坦度在输出100Hz～25MHz时为±1dB；板上最大存储达256MB。可选的触发方式有单次、单步、连续、猝发，支持波形的循环与连接。

附图说明

图1为本实用新型电路框图；

图2为PCI总线及PCI9054控制器电路原理图，其中93C56位桥芯片的配置信息存储器。

图3为时钟产生电路原理图。

图4为DDR SDRAM模块电路原理图；

图5为FPGA配置电路原理图，使用配制芯片为XILINX的XCF04V20。

图6为DAC及模拟通道连接结构示意图，其中各部分由图10～图14实现。

图7转换开关控制电路原理图，控制芯片为MAXIM公司MAX4820。

图8滤波与校准电路原理图，滤波采用7阶无源椭圆滤波器，校准电路采用24位AD公司的AD7791，配合运放为TI的OPA2703.

图9高低增益放大电路原理图，高增益云运放采用TI公司的THS3091，低增益运放使用MAXIM公司的MAX4109。

图10偏置与衰减电路原理图，偏置采用TI的DAC7614与TI的运放OPA2703，衰减电路采用电阻网络。

图11DAC电路原理图，DAC采用AD公司的AD9777，输出电流由MAX4109放大。

图12为FPGA的IO连接图。

具体实施方式

本实用新型硬件总体结构如图1所示，主要由PCI总线接口、DDR SDRAM存储器、DDR SDRAM控制器、波形发生引擎、时钟电路、DAC及数字滤波、模拟通道。本实用新型集成板卡内部所需工作电源电压有1.5V、2.5V、1.25V、3.3V、±5V与±15V；1.5V、2.5V、1.25V、3.3V用于FPGA及其他数字电路，3.3V、±5V与±15V用于模拟电路。

PCI接口模块在系统中主要完成PCI9054局部总线与DDR SDRAM和内部控制寄存器的通信，是系统数据通路中的关键部分。如图2中所示：PCI接口J1通过排阻与PCI9054芯片相连，PCI9054局部总线与FPGA的IO脚相连，桥芯片的配置信息存储器93C56与PCI9054连接，电容为电源退耦电容。该部分完成数据从PCI存储到板载DDRSDRAM中；通过PCI接口读取DDR SDRAM到计算机中；设置命令寄存器；通过SPI接口与外设进行通信。

DDR SDRAM控制器与波形发生引擎及触发控制部分由FPGA实现，如图12所示，FPGA选用的是XILINX的XC2VP20，FPGA分别与校准电路、主DAC电路、时钟电路、转换开关控制电路、偏置电路、PCI9054接口电路、RTSI接口、DDR SDRAM存储器连接。如图5所示，配制电路使用的配制芯片为XILINX的XCF04V20，采用两片XCF04V20级联，连接后与FPGA配置接口相连，JP2为JTAG接口，JTAG接口与XCF04V20及FGPA连接形成链路。DDR SDRAM控制器完成两方面工作，在上位机下载数据时，将PCI接口通信电路经过时序转换的数据变换成符合DDR SDRAM存储器时序的数据流；另一方面在波形产生时，将DDRSDRAM存储器中的数据传送到波形发生引擎中。DDR SDRAM存储器用于存储波形数据文件及波形指令信息，本实用新型中使用通用笔记本内存条实现，使得系统可根据需要更换内存容量大小，如图4所示，DDR SDRAM存储器通过8片存储器颗粒K4H561638合成256MB存储器，与FPGA的IO脚连接；。

波形发生引擎模块主要是根据控制器内部的控制寄存器，波形信息，波形数据等上位机设置信息进行运算，得到当前波形所需的波形长度，波形首地址，波段长度，循环次数；当触发信号到来后根据输出模式从DDR SDRAM中取数据发送到子板。最终可转换成最大100MSPS连续16位宽度的用于DAC转换的数据流。触发方式有4种，波形产生方式有2种，合起来有8种输出模式：

1).任意波形单次触发模式

当波形下载到板载存储器后，当触发信号到来后只产生一次波形后停止，波形保持最后一个点的电平。只接受一次触发信号产生波形，其后的触发信号不予响应。

2).任意波形连续触发模式

当波形下载到板载存储器后，当触发信号到来后产生一次波形，结束后立即重新发送该波形段。只接受第一次触发信号产生波形，其后的触发信号不予响应。

3).任意波形单步方式

这种模式是波形下载后每次触发信号到来即产生一次波形输出。每次一个波形段发送完成后，保持最后一个点的电平直到新的一次触发信号到来产生新的一次波形。如果接收到触发信号后正在输出波形信号时，这时到来的触发信号不予响应。仅接受波形发送完成后的触发信号。

4).任意波形猝发模式

这种模式时在波形下载后，第一次触发信号到来时波形还是输出，一个波段完成后紧接着重复产生该波段直到下一个触发信号到来。这种模式产生的波形和任意波形模式完全相同，在任意序列模式中却有明显的意义。

5).任意序列的单次模式

任意序列是发送指令表定义的一串连续的波形组合，在该模式下触发信号到来后波形依次发送指令表里的波形，到最后一个波形完成则停止发送，并保持最后一个点的电平。所有在波形产生期间和之后到来的触发信号都不予响应。

6).任意序列连续方式

当触发信号到来后将整个序列表中的波形依次发送一遍，结束后立即返回指令表的开始从第一个波形开始发送该序列波形，依次循环连续不断。只接受第一次触发信号产生波形，其后的触发信号不予响相应。

7).任意序列单步方式

在该模式下触发信号到来发送指令表中的一个波形，发送完毕后等待下一次触发。触发到来后，发送序列表中上次波形的下一个波形，当最后一个波形发送完毕后，循环至序列表中的第一个波形。在波形发送期间到来的触发信号被忽略。只有在波形发送完毕后到来的触发信号才会被确认。

8).任意序列猝发模式

在该模式下，当触发信号到来后，发送指令表中的第一个波形，发送完成后循环发送这个波形，直到新的触发信号到来，记录这个触发信号并继续完成当前的波形的发送，当前的波形发送完成后开始连续循环发送第二个波形，如果没有新的触发信号到来则一直循环发送当前波形。当完成指令表中的最后一个波形后，则从指令表中的第一个波形重新按照上面的规则重新发送。

触发控制部分主要是检测RTSI触发总线上的触发信号，并结合用户设置将收到的信号送入波形发生引擎中。

时钟电路控制系统中模拟时钟的选择与产生，高分辨率时钟采用DDS实现，DDS基本原理是利用采样定理，通过查表法产生波形，D DS在相对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。如图3所示：CVPD-920为参考时钟源，MC100ELV33为4分频器，AD9852为DDS芯片，CVPD-920与MC100ELV33输入端连接，MC100ELV33与AD9852参考时钟输入端相连，AD9852合成的时钟信号经过5阶梯通滤波器后输入到AD9852内部的比较器，将信号变为方波信号，该信号为高分辨率时钟信号，它与FGPA相连，AD9852的控制信号与FPGA的IO脚相连。本实用新型中使用AD9852ASQ直接数字频率综合器(DDS)实现10～100M频率正弦波输出。AD9852内部有48位相位累加器，内部参考时钟可以倍频到300M，因此可以用它来实现100M以下的任意频率时钟输出，输出的最小频率分辨率为300M/2⁴⁸＝1.06uHz.

DAC及模拟通道源于系统的主DAC电路，然后经过模拟滤波器、偏置电路、衰减电路、高低增益放大电路、阻抗控制电路等部分后输出。DAC主要使用AD9777芯片及其外围电路实现，其特点主要有：16位高精度，带可编程2X，4X，8X内插功能；差分时钟输入，兼容LVPECL时钟；可编程增益控制，可以通过2级寄存器设置其输出差分电流调整范围，粗调4位精度，细调为8位精度；可编程偏置控制，可达满程的10％，10位的精度。最高达400M的D/A转换速率；内部PLL倍频器和可选的时钟分频器。

图6为DAC及模拟通道连接关系图，其中各部分由图7～图10实现，所述的DAC及模拟通道包括DAC电路、模拟滤波器、偏置电路、衰减电路、高、低增益放大电路、阻抗控制电路和转换开关，DAC电路输入端与控制端与FPGA连接，其输出端通过转换开关A分为两个支路，一支路直接与转换开关F短路连接，另一支路连接转换开关B输入端；转换开关B一输出端连接模拟滤波器输入端，另一输出端连接转换开关C一输入端，模拟滤波器输出端连接转换开关C另一输入端，转换开关C输出端连接偏置电路输入端，偏置电路输出端连接衰减电路输入端，衰减电路输出端通过转换开关D连接高增益放大电路或低增益放大电路输入端；高、低增益放大电路输出端经转换开关E连接衰减电路输入端，其输出端连接转换开关F一输入端；转换开关F输出端通过转换开关G连接直流校准电路和阻抗控制电路，阻抗控制电路输出任意波形模拟信号，转换开关A、B、C、D、E、F、G控制端连接转换开关控制电路输出端。转换开关A、B、C、D、E、F、G通过继电器LS1、LS2、LS3、LS4、LS5、LS6、LS7、LS8、LS9、LS10电路实现。

模拟通道源于DAC芯片AD9777，见图10(主DAC电路)，AD9777数字信号输入端与控制端与FPGA的IO脚连接，模拟信号输出与MAX4109连接将差分电流信号转换为单端电压信号输出，该信号连接到图7(滤波与校准)的继电器LS8，继电器LS8将信号分为两个支路，一支路LS8与LS10相连，另一支路与LS7相连；模拟信号通过LS7选择是否对信号滤波，滤波器为7阶椭圆低通滤波器，信号通过LS7选择后连接到偏置电路；偏置电路见图9(偏置与衰减电路)，偏置电压由DAC7614产生，DAC7614控制端与FPGA的IO脚相连，偏置电压经过运放OPA2703后通过MAX4109将偏置电压与来自于LS7的模拟信号合成为带偏置的模拟信号，该信号顺次通过继电器LS4、LS5和LS6，LS4、LS5和LS6分别对应3dB、6dB、9dB的衰减电路的选择，由LS6输出的模拟信号连接到继电器LS1，LS1选择信号通过高增益放大器或低增益放大器；高增益放大与低增益放大电路见图8，高增益放大电路由3片放大器THS3091并联实现，低增益放大电路由2片放大器MAX4109实现；模拟信号经过LS1后连接到LS2，LS2连接到LS3，LS2选择12dB衰减，LS3选择24dB衰减；模拟信号通过LS3后连接到LS8(图7中)，LS8联接到LS10，LS10与校准电路和LS9相连，LS10选择将信号作为输出或作为校准电路的输入；作为输出时，信号通过LS9选择输出阻抗75Ω或50Ω。校准电路由运放OPA2703和24位ADC芯片AD7791构成，ADC控制信号连接到FPGA的IO脚。

图7转换开关控制电路，该电路由3片MAX4820级联而成，控制信号与FPGA连接，驱动端与继电器相连，连接关系为：RELAY_CON1、RELAY_CON2与继电器LS1连接，RELAY_CON3、RELAY_CON4与继电器LS3连接，RELAY_CON5、RELAY_CON6与继电器LS2连接，RELAY_CON7、RELAY_CON8与继电器LS6连接，RELAY_CON9、RELAY_CON10与继电器LS7连接，RELAY_CON11、RELAY_CON12与继电器LS5连接，RELAY_CON13、RELAY_CON14与继电器LS4连接，RELAY_CON15、RELAY_CON16与继电器LS8连接，RELAY_CON17、RELAY_CON18与继电器LS9连接，RELAY_CON19与继电器LS10连接。

如图8所示，模拟滤波器采用7阶无源椭圆低通滤波器实现，输入输出阻抗均为50Ω。如图10所示，偏置电路由12位串行DAC的DAC7614实现，由于DAC输出电流最大1.25mA，因此需要加一级跟随器，驱动VREF，跟随器选用opa2227，上电复位后的DAC7614的状态为00H，即偏置为0，RESETSEL管脚接“0”。如图9所示，放大电路分为低增益和高增益放大电路，低增益放大电路增益为2，高增益放大电路增益为12，通过继电器选择高或低增益放大电路。高增益选用高压、低失真、电流反馈型运放THS3091，电压转换率为7300V/us，G＝2时带宽210M，增益设置为12，高增益运放供电电压为±15V，输出电压摆率为-13.6V～13.6V，若在输出电阻为50Ω时输出短路的情况下，输出电流就会达到250mA，超过了芯片的极限。为了增大输出电流，采用了3片THS3091运放的并联输出，将输出电流提高3倍，单个运放的发热量也大大减小，避免了在输出短路时芯片烧毁。在输入端加30Ω隔离电阻；输出端接150Ω电阻一方面隔离输出端，另一方面实现系统所需50Ω输出阻抗。低增益放大电路选择宽频带、超低失真运放MAX4109，G＝2时-3DB带宽225M，43M时平坦度＜0.25DB。如图10所示，衰减电路直接使用∏型电阻网络衰减电路实现。衰减电路为了实现较大动态范围的输出，衰减最大可达51DB，分为预衰减和POST衰减，使用前置衰减可以减少信号的失真。衰减并不改变信噪比，但是增益后的信号噪声主要由前一级衰减后的噪声和放大器噪声组成，如果衰减后的噪声经过放大增益后仍然小于放大器噪声，就可以提高增益后的信噪比。预衰减(PRE-AMP)范围为0～12DB，步长3DB，主衰减范围为0～36DB，步长12DB，配合DAC芯片内置的3DB可调范围，用户可编程0.01DB步长，可以实现0.01DB精度的衰减大小。

以上电路中控制信号均由FPGA控制，信号连如FPGA中。

Claims

1.一种高速任意波形发生器，包括PCI接口、PCI9054、9054局部总线接口控制模块、波形发生引擎、DDR SDRAM控制器、触发控制器、外设控制器、DAC及模拟通道，其特征在于：9054局部总线接口控制模块、波形发生引擎、DDR SDRAM控制器、触发控制器、外设控制器集成于FPGA中，配置电路连接FPGA，PCI接口经过PCI9054与9054局部总线接口控制模块双向连接，DDR SDRAM存储器与DDRSDRAM控制器双向连接，RTSI触发总线与触发控制器双向连接，9054局部总线接口控制模块与DDR SDRAM控制器、波形发生引擎双向连接，9054局部总线接口控制模块连接触发控制器和外设控制器，DDRSDRAM控制器与波形发生引擎双向连接，触发控制器与波形发生引擎双向连接，外设控制器连接时钟产生电路和DAC及模拟通道，时钟产生电路连接波形发生引擎，波形发生引擎与DAC及模拟通道双向连接，DAC及模拟通道输出任意波形。

2.如权利要求1所述的高速任意波形发生器，其特征在于：所述的DAC及模拟通道包括DAC电路、模拟滤波器、偏置电路、衰减电路、高、低增益放大电路、阻抗控制电路和转换开关，DAC电路输入端与控制端与FPGA连接，其输出端通过转换开关A分为两个支路，一支路直接与转换开关F短路连接，另一支路连接转换开关B输入端；转换开关B一输出端连接模拟滤波器输入端，另一输出端连接转换开关C一输入端，模拟滤波器输出端连接转换开关C另一输入端，转换开关C输出端连接偏置电路输入端，偏置电路输出端连接衰减电路输入端，衰减电路输出端通过转换开关D连接高增益放大电路或低增益放大电路输入端；高、低增益放大电路输出端经转换开关E连接衰减电路输入端，其输出端连接转换开关F一输入端；转换开关F输出端通过转换开关G连接直流校准电路和阻抗控制电路，阻抗控制电路输出任意波形模拟信号，转换开关A、B、C、D、E、F、G控制端连接转换开关控制电路输出端。