JP6716478B2 - Ｄ／ａ変換装置 - Google Patents

Description

本発明は、振幅をシンボルごとに４種類に分けた４値パルス振幅変調（以下、ＰＡＭ４という）方式によるＰＡＭ４信号を発生するＰＡＭ４信号発生器に用いられるＤ／Ａ変換装置に関する。

従来、ディジタル信号をアナログ信号に変換する電子回路として、例えば下記特許文献１のＤ／Ａ変換装置が知られている。また、この種のＤ／Ａ変換装置では、２つのＮＰＮトランジスタを用いて２つの入力信号の差分を出力する差動回路が一般的に用いられていた。

特開２００１−２４４８１５号公報

しかしながら、従来のＮＰＮトランジスタを用いた差動回路は、出力信号の立下り時にリンギングによる波形歪を起こすという問題があった。これは、前段回路の出力インピーダンスと差動回路の入力インピーダンスに関係し、高周波利得特性が向上することに関係している。

また、ＮＰＮトランジスタは、コレクタ電流に比例して高周波利得特性が向上することが知られている。このため、２つのＮＰＮトランジスタを用いた差動回路は、一方のＮＰＮトランジスタがオンになり、このＮＰＮトランジスタに大電流が流れていると、出力信号が立ち下り、このときに出力信号のロー側にリンギングが発生する。これに対し、出力信号の立ち上がり時は、ＮＰＮトランジスタの高周波利得特性が低下し、リンギングが起こりにくい。

ところで、近年では、携帯端末やクラウドコンピューティングの普及により、データ通信量は増加の一途をたどり伝送速度も高速化が著しくなっている。また、高速データ伝送に関する国際規格は、電気インターフェース、光インターフェースとともに従来のＮＲＺ伝送からＰＡＭ４伝送へと変化している。

しかしながら、ＰＡＭ４伝送に対応するため、ＮＰＮトランジスタによる差動回路を含むＤ／Ａ変換装置をＰＡＭ４信号発生器に用いてＰＡＭ４信号を発生する場合、出力信号の立ち下り時におけるリンギングによって出力波形が歪んでアイ開口が低下する。このため、ＰＡＭ４信号を被測定物に入力して例えばビット誤り率などの測定を行う場合、被測定物に対して波形歪みが生じたＰＡＭ４信号がテスト信号として入力されることになる。その結果、テスト信号としての信頼性に欠け、高速化に対応した高精度な測定を行うことができないという問題が生じる。

そこで、本発明は上記問題点に鑑みてなされたものであって、ＰＡＭ４信号を発生する際の出力波形のアイ開口の低下を改善することができるＤ／Ａ変換装置を提供することを目的としている。

上記目的を達成するため、本発明の請求項１に記載されたＤ／Ａ変換装置は、３つのアイパターン開口部による連続した電圧範囲からなるＰＡＭ４信号を発生するＰＡＭ４信号発生器に用いられる電流ステアリング型デジタル・アナログ変換器からなるＤ／Ａ変換装置１１であって、
外部から入力される基準クロック信号と該基準クロック信号の位相を逆転した逆相基準クロック信号の振幅を制限する差動の振幅制限器であり、前記基準クロック信号と前記逆相基準クロック信号とを所定時間保持するクロックバッファ１２と、
前記基準クロック信号と前記逆相基準クロック信号をタイミング信号として、外部から入力される２つのディジタル信号を１つのディジタル信号による正相信号と該正相信号の位相を反転した逆相信号を出力する複数組のマルチプレクサ１３と、
前記正相信号と前記逆相信号を差動入力として定電流駆動される対称形に組んだ第１のトランジスタと第２のトランジスタからなる複数組の差動部２３と、
電圧利得一定で入力電圧に従って出力電圧が変化する回路であって、前記複数組のマルチプレクサおよび前記複数組の差動部に対応して設けられ、前記正相信号と前記逆相信号を前記複数組の対応する差動部に出力する複数組のエミッタフォロワ回路２２と、
前記差動部の各組の第１のトランジスタと第２のトランジスタのベース間に接続される抵抗Ｒ０と、
前記差動部の第１のトランジスタと第２のトランジスタの入力電圧の差分を前記差動部の各組毎に合算して出力する負荷部２５とを備えたことを特徴とする。

本発明によれば、出力信号の立ち下り時のリンギングを抑制することができる。また、被測定物にテスト信号として入力されるＰＡＭ４信号を発生する場合、出力波形のアイ開口の低下を改善し、より信頼性の高いＰＡＭ４信号を被測定物に入力して各種測定を行うことが可能になる。

本発明に係る差動回路の回路構成の一例を示す図である。 本発明に係るＤ／Ａ変換装置のブロック構成図である。 図２のＤ／Ａ変換装置におけるＤ／Ａ変換部の回路構成の一例を示す図である。 （ａ）本実施の形態のＤ／Ａ変換装置における５６ＧｂａｕｄのＰＡＭ４信号の出力波形の一例を示す図である。（ｂ）本実施の形態のＤ／Ａ変換装置における６４ＧｂａｕｄのＰＡＭ４信号の出力波形の一例を示す図である。 （ａ）従来のＤ／Ａ変換装置における５６ＧｂａｕｄのＰＡＭ４信号の出力波形の一例を示す図である。（ｂ）従来のＤ／Ａ変換装置における６４ＧｂａｕｄのＰＡＭ４信号の出力波形の一例を示す図である。

以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。

［差動回路の構成について］
図１に示すように、本実施の形態の差動回路１は、２つのトランジスタを用い、この２つのトランジスタの入力電圧の差分に応じた信号を出力するもので、差動部２、定電流源３、負荷部４、抵抗Ｒ０を含んで構成される。

差動部２は、特性が等しいバイポーラトランジスタによる第１のトランジスタＴｒ１と第２のトランジスタＴｒ２を備えて構成され、正相信号Ｓｉ１と、正相信号Ｓｉ１の位相を反転した逆相信号Ｓｉ２とが差動信号として外部から入力される。

第１のトランジスタＴｒ１は、ＮＰＮ型トランジスタからなり、エミッタが定電流源３を介して低電位電源（ＶＥＥ１）に接続され、コレクタが負荷部４を介して高電位電源（ＧＮＤ）に接続され、ベースに正相信号Ｓｉ１が入力される。

第２のトランジスタＴｒ２は、第１のトランジスタＴｒ１と同様に、ＮＰＮ型トランジスタからなり、エミッタが定電流源３を介して低電位電源（ＶＥＥ１）に接続され、コレクタが負荷部４を介して高電位電源（ＧＮＤ）に接続され、ベースに逆相信号Ｓｉ２が入力される。

定電流源３は、差動部２の２つのトランジスタＴｒ１，Ｔｒ２を定電流駆動するため、一端が差動部２の２つのトランジスタＴｒ１，Ｔｒ２の両エミッタに接続され、他端が低電位電源（ＶＥＥ１）に接続される。

負荷部４は、差動部２の２つのトランジスタＴｒ１，Ｔｒ２の入力電圧の差分に応じた信号を出力するため、抵抗Ｒ１，Ｒ２からなる負荷抵抗で構成される。抵抗Ｒ１は、一端が差動部２の第１のトランジスタＴｒ１のコレクタに接続され、他端が高電位電源（ＧＮＤ）に接続される。抵抗Ｒ２は、一端が差動部２の第２のトランジスタＴｒ２のコレクタに接続され、他端が高電位電源（ＧＮＤ）に接続される。

抵抗Ｒ０は、差動部２の２入力間、すなわち、第１のトランジスタＴｒ１のベースと第２のトランジスタＴｒ２のベースとの間に接続される。

上記のように構成される図１の差動回路１は、差動部２の第１のトランジスタＴｒ１と第２のトランジスタＴｒ２のエミッタが相互接続されて更に定電流源３を介して低電位電源（ＶＥＥ１）に接続され、コレクタが負荷部４を介して高電位電源（ＧＮＤ）に接続される。２つのトランジスタＴｒ１，Ｔｒ２は、ベース・エミッタ間の電流を増幅し、コレクタに流れる電流が２つの入力（正相信号Ｓｉ１、逆相信号Ｓｉ２）の差分に比例する。

ここで、差動部２の２入力間、すなわち、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２のベース間が抵抗Ｒ０を介して接続されるので、出力信号の立ち下りが速くロー側に出るリンギングが立ち上がりの遅いハイ側と結合し、出力信号の立ち下り時のリンギングが抑制され、リンギングの少ない出力波形を得ることができる。

［Ｄ／Ａ変換装置の構成について］
図２に示すように、本実施の形態のＤ／Ａ変換装置１１は、ＰＡＭ４信号を発生するＰＡＭ４信号発生器に用いられ、複数の定電流源に各々２つのトランジスタを接続し、各トランジスタに流れる電流を出力の極性ごと合算し、その合算した電流を負荷に流して発生した電圧量をアナログ信号として出力する電流ステアリング型デジタル・アナログ変換器（Digital-to-Analog Converter ：ＤＡＣ）であり、クロックバッファ１２、マルチプレクサ１３、差動回路２１を含んで構成される。

クロックバッファ１２は、外部（不図示の基準クロック発生器）から入力される基準クロック信号ＣＫＰと逆相基準クロック信号ＣＫＮ（基準クロック信号ＣＫＰの位相を逆転したクロック信号）の振幅を制限する差動のリミティングアンプ（振幅制限器）であり、基準クロック信号ＣＫＰと逆相基準クロック信号ＣＫＮとを所定時間保持してマルチプレクサ１３に出力する。

マルチプレクサ１３は、第１のマルチプレクサ１３Ａと第２のマルチプレクサ１３Ｂからなる。

第１のマルチプレクサ１３Ａは、クロックバッファ１２から入力される基準クロック信号ＣＫＰと逆相基準クロック信号ＣＫＮをタイミング信号として、外部から入力される２つのディジタル信号Ｄ１，Ｄ２を１つのディジタル信号とした正相信号Ｓｉ１を出力する。その際、第１のマルチプレクサ１３Ａは、正相信号Ｓｉ１の位相を反転した逆相信号Ｓｉ２も出力する。

第２のマルチプレクサ１３Ｂは、第１のマルチプレクサ１３Ａと同様に、クロックバッファ１２から入力される基準クロック信号ＣＫＰと逆相基準クロック信号ＣＫＮをタイミング信号として、外部から入力される２つのディジタル信号Ｄ３，Ｄ４を１つのディジタル信号とした正相信号Ｓｉ３を出力する。その際、第２のマルチプレクサ１３Ｂは、正相信号Ｓｉ３の位相を反転した逆相信号Ｓｉ４も出力する。

差動回路２１は、図３に示すように、エミッタフォロワ回路２２、差動部２３、定電流源２４、負荷部２５、抵抗Ｒ０を備えて構成される。

エミッタフォロワ回路２２は、電圧利得一定で入力電圧に従って出力電圧が変化する周知の回路であり、複数組備えて構成される。本例のエミッタフォロワ回路２２は、図３に示すように、第１のエミッタフォロワ回路２２Ａと第２のエミッタフォロワ回路２２Ｂによる２組で構成される。

第１のエミッタフォロワ回路２２Ａは、図２の第１のマルチプレクサ１３Ａから差動入力される正相信号Ｓｉ１と逆相信号Ｓｉ２を差動部２３側に出力する。同様に、第２のエミッタフォロワ回路２２Ｂは、図２の第２のマルチプレクサ１３Ｂから差動入力される正相信号Ｓｉ３と逆相信号Ｓｉ４を差動部２３側に出力する。

差動部２３は、特性が等しいバイポーラトランジスタを用い、エミッタフォロワ回路２２から正相信号と逆相信号とが差動信号として入力される２つのトランジスタを対称形に組んだ回路であり、複数組備えて構成される。

本例の差動部２３は、図３に示すように、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２とを備えた第１の差動部２３Ａと、第３のトランジスタＴｒ３と第４のトランジスタＴｒ４とを備えた第２の差動部２３Ｂによる２組で構成される。

第１のトランジスタＴｒ１は、ＮＰＮ型トランジスタからなり、ベースが第１のエミッタフォロワ回路２２Ａに接続され、エミッタが後述する第１の定電流源２４Ａを介して低電位電源（ＶＥＥ１）に接続され、コレクタが負荷部２５を介して高電位電源（ＧＮＤ）に接続され、第１のエミッタフォロワ回路２２Ａから正相信号Ｓｉ１がベースに入力される。

第２のトランジスタＴｒ２は、第１のトランジスタＴｒ１と同様に、ＮＰＮ型トランジスタからなり、ベースがエミッタフォロワ回路２２Ａに接続され、エミッタが後述する第１の定電流源２４Ａを介して低電位電源（ＶＥＥ１）に接続され、コレクタが負荷部２５を介して高電位電源（ＧＮＤ）に接続され、第１のエミッタフォロワ回路２２Ａから逆相信号Ｓｉ２がベースに入力される。

第３のトランジスタＴｒ３は、第１のトランジスタＴｒ１と同様に、ＮＰＮ型トランジスタからなり、ベースがエミッタフォロワ回路２２Ｂに接続され、エミッタが後述する第２の定電流源２４Ｂを介して低電位電源（ＶＥＥ２）に接続され、コレクタが負荷部２５を介して高電位電源（ＧＮＤ）に接続され、第２のエミッタフォロワ回路２２Ｂから正相信号Ｓｉ３がベースに入力される。

第４のトランジスタＴｒ４は、第１のトランジスタＴｒ１と同様に、ＮＰＮ型トランジスタからなり、ベースがエミッタフォロワ回路２２Ｂに接続され、エミッタが後述する第２の定電流源２４Ｂを介して低電位電源（ＶＥＥ２）に接続され、コレクタが負荷部２５を介して高電位電源（ＧＮＤ）に接続され、第２のエミッタフォロワ回路２２Ｂから逆相信号Ｓｉ４がベースに入力される。

尚、本例では、差動回路２１における４つのトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４がＤ／Ａ変換装置１１の最終段のトランジスタに該当する。

定電流源２４は、２つの定電流源２４Ａ，２４Ｂを備える。定電流源２４Ａは、第１の差動部２３Ａの２つのトランジスタＴｒ１，Ｔｒ２を定電流駆動するため、一端が第１の差動部２３Ａの２つのトランジスタＴｒ１，Ｔｒ２の両エミッタに接続され、他端が低電位電源（ＶＥＥ１）に接続される。また、定電流源２４Ｂは、第２の差動部２３Ｂの２つのトランジスタＴｒ３，Ｔｒ４を定電流駆動するため、一端が第２の差動部２３Ｂの２つのトランジスタＴｒ３，Ｔｒ４の両エミッタに接続され、他端が低電位電源（ＶＥＥ２）に接続される。

負荷部２５は、各組の差動部２３（２３Ａ，２３Ｂ）の２つのトランジスタ（Ｔｒ１とＴｒ２、Ｔｒ３とＴｒ４）の入力電圧の差分を合算して出力するため、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６からなる負荷抵抗で構成される。抵抗Ｒ１は、一端が第１の差動部２３Ａの第１のトランジスタＴｒ１のコレクタに接続され、他端が高電位電源（ＧＮＤ）に接続される。抵抗Ｒ２は、一端が第１の差動部２３Ａの第２のトランジスタＴｒ２のコレクタに接続され、他端が高電位電源（ＧＮＤ）に接続される。抵抗Ｒ３は、一端が第１の差動部２３Ａの第１のトランジスタＴｒ１のコレクタに接続され、他端から各トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔ４に流れる電流を出力の極性ごと合算し、その合算した電流に基づく電圧量の正相出力信号Ｓｏ３が出力される。抵抗Ｒ４は、一端が第１の差動部２３Ａの第２のトランジスタＴｒ２のコレクタに接続され、他端から正相出力信号Ｓｏ３の位相を反転した逆相出力信号Ｓｏ４が出力される。抵抗Ｒ５は、一端が第２の差動部２３Ｂの第３のトランジスタＴｒ３のコレクタに接続され、他端が高電位電源（ＧＮＤ）に接続される。抵抗Ｒ６は、一端が第２の差動部２３Ｂの第４のトランジスタＴｒ４のコレクタに接続され、他端が高電位電源（ＧＮＤ）に接続される。

本例では、抵抗に流れる電流のオン・オフから目的の電圧を得られるように抵抗値が異なる２種類の抵抗を組み合わせたＲ−２Ｒラダー型抵抗回路で負荷部２５が構成され、出力信号の振幅が所望の比率となるように抵抗値が設定される。例えば抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４が５０Ωに設定され、抵抗Ｒ５、Ｒ６が１００Ωに設定される。

尚、負荷部２５は、Ｒ−２Ｒラダー型抵抗回路に限らず、抵抗を増幅器に置き換えて振幅の比率が可変可能なセグメント型回路であってもよい。

抵抗Ｒ０は、各組の差動部２３（２３Ａ，２３Ｂ）の２入力間、すなわち、第１の差動部２３Ａの第１のトランジスタＴｒ１と第２のトランジスタＴｒ２のベース間、第２の差動部２３Ｂの第３のトランジスタＴｒ３と第４のトランジスタＴｒ４のベース間にそれぞれ接続される。

上述した構成によるＤ／Ａ変換装置１１は、例えば誤り率測定装置によって被測定物のビット誤り率を測定する際のＰＡＭ４信号発生器に用いられ、被測定物に入力されるテスト信号としてのＰＡＭ４信号を発生する。すなわち、Ｄ／Ａ変換装置１１の２つのマルチプレクサ（第１のマルチプレクサ１３Ａ、第２のマルチプレクサ１３Ｂ）から出力される１ビットの繰り返しパターン信号（ＮＲＺ）の振幅比率を２対１（ＭＳＢ、ＬＳＢ）にし、これらを差動回路２１で合成することでＰＡＭ４信号を発生する。

Ｄ／Ａ変換装置１１は、第１の差動部２３Ａの第１のトランジスタＴｒ１と第２のトランジスタＴｒ２のエミッタが相互接続されて更に定電流源２４Ａを介して低電位電源（ＶＥＥ１）に接続され、コレクタが負荷部２５を介して高電位電源（ＧＮＤ）に接続される。２つのトランジスタＴｒ１，Ｔｒ２は、ベース・エミッタ間の電流を増幅し、コレクタに流れる電流が２つの入力（正相信号Ｓｉ１、逆相信号Ｓｉ２）の差分に比例する。

同様に、第２の差動部２３Ｂの第３のトランジスタＴｒ３と第４のトランジスタＴｒ４のエミッタが相互接続されて更に定電流源２４Ｂを介して低電位電源（ＶＥＥ２）に接続され、コレクタが負荷部２５を介して高電位電源（ＧＮＤ）に接続される。これにより、２つのトランジスタＴｒ３，Ｔｒ４の一方がエミッタ接地回路形式の増幅回路として動作し、同時に他方がエミッタフォロワとして動作し、一方の入力が他方のエミッタに供給される。２つのトランジスタＴｒ３，Ｔｒ４は、ベース・エミッタ間の電流を増幅し、コレクタに流れる電流が２つの入力（正相信号Ｓｉ３、逆相信号Ｓｉ４）の差分に比例する。そして、負荷部２５は、第１の差動部２３Ａの２つのトランジスタＴｒ１，Ｔｒ２の入力電圧の差分と、第２の差動部２３Ｂの２つのトランジスタＴｒ３，Ｔｒ４の入力電圧の差分とを合算して出力する。

ここで、各組の差動部２３（第１の差動部２３Ａと第２の差動部２３Ｂ）の２入力間、すなわち、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２のベース間、及び第３のトランジスタＴｒ３と第４のトランジスタＴｒ４のベース間がそれぞれ抵抗Ｒ０を介して接続されるので、出力信号の立ち下りが速くロー側に出るリンギングが立ち上がりの遅いハイ側と結合し、出力信号の立ち下り時のリンギングが抑制される。これにより、リンギングの少ない出力波形を得ることができる。また、被測定物にテスト信号として入力されるＰＡＭ４信号を発生する場合、出力波形のアイ開口の低下を改善し、より信頼性の高いＰＡＭ４信号を被測定物に入力して各種測定を行うことが可能になる。

［実施例］
高速データ伝送の各種国際規格として採用されるＰＡＭ４伝送の信号発生器としてＩｎＰ ＨＢＴ(heterojunction bipolar transistor) プロセスを用いた本実施の形態のＤ／Ａ変換装置を試作した。尚、本実施の形態のＤ／Ａ変換装置との比較用の回路として、同様のプロセスで従来のＤ／Ａ変換装置を試作した。

図４（ａ），（ｂ）は５６ＧＢａｕｄと６４ＧＢａｕｄにおける本実施の形態のＤ／Ａ変換装置の動作時のＰＡＭ４信号の出力波形を示すものであり、図５（ａ），（ｂ）は５６ＧＢｕｄと６４ＧＢａｕｄにおける従来のＤ／Ａ変換装置の動作時のＰＡＭ４信号の出力波形を示すものである。この時の出力振幅は約８００ｍＶであり、消費電力は約２Ｗとなり、従来のＤ／Ａ変換装置と本実施の形態のＤ／Ａ変換装置ともに同一であった。

尚、本実施の形態のＤ／Ａ変換装置における抵抗Ｒ０の値は、シミュレータで最適化を行い、例えば２００Ωとした。

従来のＤ／Ａ変換装置（抵抗が無い構成）では、５６ＧＢａｕｄ（図５（ａ）参照）や６４ＧＢａｕｄ（図５（ｂ）参照）のような高速動作時に波形の歪が大きく、下段のアイ開口が低下していることがわかる。

これに対し、本実施の形態のＤ／Ａ変換装置では、従来のＤ／Ａ変換装置と比較して、５６ＧＢａｕｄ（図４（ａ）参照）や６４ＧＢａｕｄ（図４（ｂ）参照）における下段のアイ開口が大きく改善していることがわかる。

このように、本実施の形態の差動回路１では、差動部２の２入力間、すなわち２つのトランジスタＴｒ１，Ｔｒ２のベース間に抵抗Ｒ０を接続する構成を採用している。これにより、出力信号の立ち下りが速くロー側に出るリンギングが立ち上がりの遅いハイ側と結合し、出力信号の立ち下り時のリンギングを抑制することができる。

また、上述したＤ／Ａ変換装置１１をＰＡＭ４信号発生器に用いれば、ＰＡＭ信号のロー側に出るリンギングが抑制され、出力波形のアイ開口の低下を改善することができ、より信頼性の高いＰＡＭ４信号を発生して被測定物にテスト信号として入力し、被測定物の各種測定（例えば、ビット誤り率など）を行うことが可能となる。

ところで、上述した実施の形態のＤ／Ａ変換装置は、２組の差動部２３Ａ，２３Ｂを備えて２ビットの信号に対応した場合を例にとって説明したが、ビット数に関しては特に限定されるものではない。その場合、ビット数と同数の差動部が設けられる。

以上、本発明に係る差動回路及び差動方法とＤ／Ａ変換装置及びＤ／Ａ変換方法の最良の形態について説明したが、この形態による記述及び図面により本発明が限定されることはない。すなわち、この形態に基づいて当業者等によりなされる他の形態、実施例及び運用技術などはすべて本発明の範疇に含まれることは勿論である。

１，２１ 差動回路
２，２３（２３Ａ，２３Ｂ） 差動部
３，２４（２４Ａ，２４Ｂ） 定電流源
４，２５ 負荷部
１１ Ｄ／Ａ変換装置
１２ クロックバッファ
１３（１３Ａ，１３Ｂ） マルチプレクサ
２２（２２Ａ，２２Ｂ） エミッタフォロワ回路
Ｒ０，Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６ 抵抗
Ｔｒ１ 第１のトランジスタ
Ｔｒ２ 第２のトランジスタ
Ｔｒ３ 第３のトランジスタ
Ｔｒ４ 第４のトランジスタ
Ｓｉ１，Ｓｉ３ 正相信号
Ｓｉ２，Ｓｉ４ 逆相信号
Ｓｏ１，Ｓｏ３ 正相出力信号
Ｓｏ２，Ｓｏ４ 逆相出力信号

Claims (1)

1. ３つのアイパターン開口部による連続した電圧範囲からなるＰＡＭ４信号を発生するＰＡＭ４信号発生器に用いられる電流ステアリング型デジタル・アナログ変換器からなるＤ／Ａ変換装置（１１）であって、
   外部から入力される基準クロック信号と該基準クロック信号の位相を逆転した逆相基準クロック信号の振幅を制限する差動の振幅制限器であり、前記基準クロック信号と前記逆相基準クロック信号とを所定時間保持するクロックバッファ（１２）と、
   前記基準クロック信号と前記逆相基準クロック信号をタイミング信号として、外部から入力される２つのディジタル信号を１つのディジタル信号による正相信号と該正相信号の位相を反転した逆相信号を出力する複数組のマルチプレクサ（１３）と、
   前記正相信号と前記逆相信号を差動入力として定電流駆動される対称形に組んだ第１のトランジスタと第２のトランジスタからなる複数組の差動部（２３）と、
   電圧利得一定で入力電圧に従って出力電圧が変化する回路であって、前記複数組のマルチプレクサおよび前記複数組の差動部に対応して設けられ、前記正相信号と前記逆相信号を前記複数組の対応する差動部に出力する複数組のエミッタフォロワ回路（２２）と、
   前記差動部の各組の第１のトランジスタと第２のトランジスタのベース間に接続される抵抗（Ｒ０）と、
   前記差動部の第１のトランジスタと第２のトランジスタの入力電圧の差分を前記差動部の各組毎に合算して出力する負荷部（２５）とを備えたことを特徴とするＤ／Ａ変換装置。