JP4951806B2 - 多値論理ドライバ - Google Patents
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Description
そこで、このチップ間の信号伝送路を高性能化するため、従来から様々な工夫がなされてきたが、その要点は「差動化」と「インピーダンス整合」にあると言える。
[CML]
CMLは、「差動化」と「インピーダンス整合」を図る基本的な方式であり、図1(a)を参照すると、等価回路はドライバ10、伝送路20、及びレシーバ30からなる。
ドライバ10は差動入力A、/Aを受けるカレントスイッチ15(Ioは、電流値Ioの定電流源である)、及びカレントスイッチ15の差動出力端子と電源Vddとの間に接続されて差動出力Q、/Qを提供する終端抵抗器11、12からなる。
レシーバ30は、差動アンプ35、及び差動アンプ35の差動入力端子と電源Vddとの間に接続されて差動入力P、/Pを受ける終端抵抗器31、32からなる。
終端抵抗器11、12、31、32の抵抗値は、伝送路20の特性インピーダンスZoに等しく選ばれる。
Q、/Q、P、/PのH、Lのレベルは各々、(Vdd)、(Vdd−Io・Zo/2)である。
終端抵抗器の抵抗値はいずれも伝送路の特性インピーダンスに等しく、Q、/Q側から見たカレントスイッチ15のインピーダンス及びP、/P側から見た差動アンプ35のインピーダンスは無限大と見なせるので、ペア線21、22上の信号は整合伝送され、レシーバ側での反射が無く、伝送路遅延時間Tdだけの最速動作ができる。
ペア線上の信号は、互いに逆相で動作しているので、周辺に与える雑音が打ち消され、他方、周辺からの雑音はペア線上の信号に対して同相で印加されコモンモードノイズとなるので、差動アンプ35の動作に対して影響しない。
このようにCML方式によれば、反射雑音、電源雑音、干渉雑音を抑制できるので、少振幅・高速の信号伝送が可能になる。
[独立終端型SLVS]
CMLと同じく本回路のSLVSも「差動化」と「インピーダンス整合」を図っており、図1(a)を参照すると、等価回路はドライバ40、伝送路20、及びレシーバ50からなる。
ドライバ40は、第1〜第4のNMOSトランジスタ41、42、43、44からなる差動プッシュプル回路からなり、差動入力A、/Aを受けて差動出力Q、/Qを伝送路に提供する。
差動入力A、/Aは通常の回路電源Vddを有する回路(図示せず)から供給され、動作振幅Vdd、例えば1.5Vを有する。これに対して、ドライバ40の電源Vsは必要最小限の低電圧、例えば300mVを有する。その結果、トランジスタ41〜44はオン時には3極管領域で動作する、即ち、抵抗器として動作し、その抵抗値は全て、伝送路の特性インピーダンスZoに等しくなるよう設定される。
レシーバ50は、差動アンプ55、及び差動アンプ55の差動入力端子とグラウンドとの間に接続されて差動入力P、/Pを受ける終端抵抗器51、52からなる。
終端抵抗器51、52の抵抗値は、伝送路20の特性インピーダンスZoに等しく選ばれる。
伝送路はペア線21、22からなり、そのレシーバ側はいずれも各々、特性インピーダンス値を有する抵抗器51、52で終端されているので、ペア線21、22上の信号は整合伝送され、レシーバ側での反射が無く、伝送路遅延時間Tdだけの最速動作ができる。
ペア線上の信号は、互いに逆相で動作しているので、周辺に与える雑音が打ち消され、他方、周辺からの雑音はペア線上の信号に対して同相で印加されコモンモードノイズとなるので、差動アンプ35の動作に対して影響しない。
このように、SLVSによれば、CMLと同様に、反射雑音、電源雑音、干渉雑音を抑制できるので、小振幅・高速の信号伝送が可能になる。
[平衡終端型SLVS]
図3(a)を参照すると、本方式(平衡終端型)と上述の独立終端型との相違点は、レシーバ60の終端抵抗の構成だけであり、本方式では、抵抗値2・Zoを有する一つの終端抵抗器61が差動入力P、/P間に接続され、各々は差動アンプ65の差動入力端子に接続される。
平衡終端型の場合も、図3(b)に示したように、差動出力Q、/Q、差動入力P、/P共に、独立終端型の場合と同様に整合波形が得られる。
即ち、信号の振幅はVs/2となり、上記図2の場合と同じであるから、平衡終端型SLVSによっても独立終端型SLVSの場合と同様に反射雑音、電源雑音、干渉雑音を抑制できるので、同等の小振幅・高速信号伝送が可能になる。
Mats_Hedberg他、ISSCC_97講演予稿集、SA_20.6、pp340−341 R.Palmer他、ISSCC_2007講演予稿集、Session_24.3、pp440−441
以上、チップ間の信号伝送路を高性能化するための様々な手法を、「差動化」と「インピーダンス整合」の観点からレビューしてきたが、これらに加えて「多値化」はさらに望ましい手法である。
「多値化」は、通常のデジタル2値(1ビット分)のH、L電圧レベル、上述の例では差動電圧で+150mVと、−150mVの間を細分して、例えば4値の場合は、+150mV、+50mV、−50mV、−150mVとし(各々の電圧レベルをHH、HL、LH、LLと呼ぶ)、これらを区分判定して、1ペア線の伝送路で2ビット分の信号を伝送する方式である。
しかしながら、多ビット化すると、上記のように論理振幅を大幅に縮小し、従って雑音マージンを大幅に削減するので、従来はむしろ2値のままで雑音マージンの許す限り、その論理振幅を低減する方法が採られてきた。
しかしながら最近は、製造プロセスの進歩によりトランジスタの閾値電圧などの特性を極めて均一に揃えることができ、所要の雑音マージンが低減できる一方、1Vより極めて低い電圧の電源を安定に製造することの方が困難になりつつあり、改めて多値化が注目されている。
即ち、4値回路の消費電力は、同一情報量を処理する2値回路2ビット分の消費電力の半分になる。
しかしながら、このような多値(4値)回路のCMLは、依然として消費電力が致命的に大きい。
本発明が解決しようとする他の課題は、SLVSの「多値化」に際して生じる、論理値の違いによる電源電流の変動を補償して、全ての論理値に対して電源電流が変動しない多値論理ドライバを提供することである。
なお、明細書全体において同様の参照符号は同様の構成要素を示す。
また、以下便宜上、端子(節点)の名称、信号の名称、信号の電位に対して、原則として共通の記号(信号の名称)を使う。(例えば、「Q」「/Q」は、各々、多値論理ドライバの正・補の差動出力端子(節点)名であり、その節点の信号の名称であり、その信号の時間の関数としての電位を表すものとする。)
[実施の形態1、4値論理ドライバ]
本実施形態に係る多値論理ドライバは4値論理ドライバの場合である。
即ち第1の差動プッシュプル回路71の場合、
第1、第3のトランジスタ71a、71cのドレーンは第1の電源Vsに接続され、第2、第4のトランジスタ71b、71dのソースは接地電位に接続され、第1と第4のNMOSトランジスタ71a、71dのゲートは正入力Aに接続され、第2と第3のNMOSトランジスタ71b、71cのゲートは補入力/Aに接続され、第1のトランジスタ71aのソースと第2のトランジスタ71bのドレーンはコモン接続されて正の差動出力となり、第3のトランジスタ71cのソースと第4のトランジスタ71dのドレーンはコモン接続されて補の差動出力となる。
第2の差動プッシュプル回路71の場合も同様である。
第1の差動プッシュプル回路71の差動出力と第2の差動プッシュプル回路72の差動出力は、正・補各々コモン接続されて、単一の差動出力Q、/Qを伝送路に提供する。
即ち、伝送路の特性インピーダンスをZoとし、3・Zoの逆数に等しいコンダクタンスをWoとする。
伝送路及びレシーバは図示しないが、差動アンプの機能を除いて、従来技術によるSLVSを示す図2(a)(独立終端型)又は図3(a)(平衡終端型)の場合と同一である。
そこで簡単のため、図4にはレシーバのうち独立終端型と平衡終端型の各々の場合の抵抗網回路50a、60aのみを示す。
また、差動入力P、/Pは上記のように差動出力Q、/QとDC的には同一であるので、以下では、後者Q、/Qで代表して示してある。
差動アンプの詳細は本発明の対象外であるので説明しないが、本実施例の場合、差動アンプは4値の分別判定機能を有しなければならない。
図4に示す等価回路において、第1ビット入力A、第2ビット入力Bに各々H(Vdd)又はL(Gnd)レベルを与えた場合を考察する。
( むしろ、丁度このような等間隔の電圧値が得られるように、各トランジスタのオン・コンダクタンス、従ってゲート幅が設定されている。)
具体例としては、Vs=300mV,Zo=50オームの場合、Wo=1/(3・Zo)=(1/150)シーメンスとして、第1の差動プッシュプル回路71のトランジスタ71a〜71dのオン・コンダクタンスを(2/150)シーメンスに設定し、第2の差動プッシュプル回路72のトランジスタ72a〜72dのオン・コンダクタンスを(1/150)シーメンスに設定した場合、差分(Q−(/Q))の4値は、+150mV、+50mV、−50mV、−150mV、となる。
[実施の形態2、貫通電流補償式4値論理ドライバ]
総電源電流量を計算して、2値論理ドライバの2回路分(2ビット分)の電流量と比較すると、表1を得る。電流量の単位は、Vs/Zoとする。
そこで本実施形態の変形形態では、貫通電流補償手段を設け、HH又はLLの場合の電源電流を、HL又はLHの場合の電源電流との差分だけ増加して、電源電流を常にHL又はLHの場合の電源電流に等しくする。
貫通電流補償回路80は、第1〜第4の、4個のトランジスタ81a、81b、81c、81dからなり、第1、第2のトランジスタ81a、81bは電源Vsと接地電位の間に縦続接続され、第3、第4のトランジスタ81c、81dは電源Vsと接地電位の間に縦続接続され、第1、第2、第3、第4のトランジスタのゲートは各々、第1の差動入力の正入力A、第2の差動入力の正入力B、第1の差動入力の補入力/A、第2の差動入力の補入力/Bに接続される。
そのためには、例えば、第1と第3のトランジスタ81a、81cのオン時のコンダクタンス、及び第2と第4のトランジスタ81b、81dのオン時のコンダクタンスは、Zoの3倍の逆数Woを単位として、図示したように、各々、1、2に設定すればよいが、これに限られない。
図6(b)は、貫通電流補償回路80の等価回路図である。
本補償回路は、入力A、BがHL、又はLHの場合のみ貫通電流が流れ、その量は、Wo=1/(3・Zo)を考慮すると、(2/9)・(Vs/Zo)である。
なお表1の比率欄は、貫通電流を補償した4値論理ドライバと、2回路分の2値論理ドライバとの電源電流の比率である。
[実施の形態3、貫通電流補償式8値論理ドライバ]
8値論理ドライバ90は、低電圧電源Vsを有し、第1〜第4のNMOSトランジスタ91a〜91dからなる第1の差動プッシュプル回路91、第1〜第4のNMOSトランジスタ92a〜92dからなる第2の差動プッシュプル回路92、及び第1〜第4のNMOSトランジスタ93a〜93dからなる第3の差動プッシュプル回路93からなり、第1、第2、第3の差動プッシュプル回路91、92、93は各々、第1、第2、第3ビットに対応する第1、第2、第3の差動入力の正・補の対(A、/A)、(B、/B)、(C、/C)を受け、第1、第2、第3の差動プッシュプル回路91、92、93の差動出力は、正・補各々ごとにコモン接続されて、差動出力Q、/Qを伝送路に提供する。
即ち、伝送路の特性インピーダンスをZoとし、7・Zoの逆数に等しいコンダクタンスをWoとする。
伝送路及びレシーバは図示しないが、差動アンプの機能を除いて、従来技術によるSLVSを示す図2(a)(独立終端型)又は図3(a)(平衡終端型)の場合と同一である。
そこで簡単のため、上記実施の形態1の場合と同様に、図7にはレシーバのうち独立終端型と平衡終端型の各々の場合の抵抗回路網50a、60aのみを示してある。
差動アンプの詳細は本発明の対象外であるので説明しないが、本実施例の場合、差動アンプは8値の分別判定機能を有しなければならない。
具体例としては、Vs=300mV,Zo=50オームの場合、Wo=1/(7・Zo)=(1/350)シーメンスとして、第1、第2、第3の差動プッシュプル回路91、92、93のトランジスタのオン・コンダクタンスを各々、(4/350)シーメンス、(2/350)シーメンス、(1/350)シーメンスに設定した場合、差電位(Q−(/Q))の8値は、+150mVから、2・Δ=(300/7)mV刻みで、−(300/7)mVに至る。
貫通電流補償回路100は、例えば、電源Vsと接地電位の間に設けられた第1、第2、第3の、3個の、抵抗器とスイッチの直列回路からなる。
第1〜第3の抵抗器とスイッチの直列回路は各々、第1〜第3の抵抗器101a、101b、101cと第1〜第3のスイッチ102a、102b、102cからなる。
計算の結果、各々の場合の所要補償電流を形成するには、第1〜第3の抵抗器101a、101b、101cの抵抗値を、伝送路の特性インピーダンスZoを単位として各々、49/12、49/6、49/2、とすればよい。
第1〜第3の抵抗器とスイッチの直列回路は、各々、複数個の(NMOS)トランジスタのみを用いて、これらのトランジスタのオン抵抗値を各々所要の値に設定し、そのゲートを第1〜第3の差動入力の正・補いずれかに接続することにより、具現化できる。
好ましくは上述の差動プッシュプル回路91、92、93で用いたのと同形の、オン・コンダクタンス値が4・Wo、2・Wo、Woのトランジスタのみを複数個用いて具現化できる。
その結果、貫通電流を補償した8値ドライバと、3回路分の2値論理ドライバとの電源電流の比率は、(97/49)/3=0.660になる。
[実施の形態4、貫通電流補償式2n値論理ドライバ]
即ち、4値(n=2)の場合は、上記のように、比率=0.944となり電源電流が必ずしも顕著に削減されなかったが、8値(n=3)の場合は、比率=0.660となり、34%削減され、以下16値、32値の場合は各々、比率=0.499、0.400となり、事実上収束値2/nに等しいレベルまで電源電流が顕著に削減される。
従って、この多値ドライバは、低インピーダンスの整合回路を直接駆動する出力を備えたD/A変換器としても好適に使うことができる。
11、12 終端抵抗器
15 カレントスイッチ
20 伝送路
21、22 ペア線
30、50、60 レシーバ
31、32、51、52、61 終端抵抗器
35、55、65 差動アンプ
41、42、43、44 (NMOS)トランジスタ
50a 独立終端型抵抗回路網
60a 平衡終端型抵抗回路網
70 4値論理ドライバ
71、72 第1、第2の差動プッシュプル回路
71a、71b、71c、71d (第1差動プッシュプル回路の)第1〜第4の(NMOS)トランジスタ
72a、72b、72c、72d (第2差動プッシュプル回路の)第1〜第4の(NMOS)トランジスタ
80 貫通電流補償回路
81a、81b、81c、81d (貫通電流補償回路の)第1〜第4の(NMOS)トランジスタ
90 8値論理ドライバ
91、92、93 第1、第2、第3の差動プッシュプル回路
100 貫通電流補償回路
101a、101b、101c (貫通電流補償回路の)第1〜第3の抵抗器
102a、102b、102c (貫通電流補償回路の)第1〜第3のスイッチ
Claims (6)
- 第1の電源と接地電位の間に設けられた、第1、第2の2個の差動プッシュプル回路を備え、
前記第1、第2の差動プッシュプル回路は各々、前記第1の電源より高い電圧を有する第2の電源を備えた回路により生成された、対応する第1、第2の差動入力を受け、
各々の差動入力は、互いに逆相の、正入力と補入力の対からなり、
前記第1、第2の差動プッシュプル回路は各々、第1、第2、第3、第4の4個のトランジスタを含み、
前記第1、第3のトランジスタのドレーンは前記第1電源に接続され、前記第2、第4のトランジスタのソースは前記接地電位に接続され、
前記第1、第4のトランジスタのゲートは前記正入力に接続され、前記第2と第3のトランジスタのゲートは前記補入力に接続され、
前記第1のトランジスタのソースと第2のトランジスタのドレーンはコモン接続されて正の差動出力となり、前記第3のトランジスタのソースと第4のトランジスタのドレーンはコモン接続されて補の差動出力となり、
前記第1、第2の差動プッシュプル回路の差動出力は、正・補各々コモン接続されて、単一の差動出力を形成し、
前記第1の差動プッシュプル回路を構成する4個のトランジスタのオン時のコンダクタンス、及び前記第2の差動プッシュプル回路を構成する4個のトランジスタのオン時のコンダクタンスは、前記差動出力に接続されるペア線伝送路の特性インピーダンスZoの3倍の逆数Woを単位として、各々、2、1に設定されている、
ことを特徴とする多値論理ドライバ。 - さらに、前記第1の電源と接地電位の間に設けられた、貫通電流補償回路を備え、
前記貫通電流補償回路は、前記第1の電源と接地電位の間に設けられた、抵抗器とスイッチの直列回路からなり、前記抵抗器の抵抗値はZoを単位として各々、9/2であり、前記スイッチは前記第1、第2の差動入力レベルの組が、HL又はLH(以下、論理高レベルをH、論理低レベルをLと略記する)、の場合のみオンする、
ことを特徴とする請求項1に記載の多値論理ドライバ。 - 第1の電源と接地電位の間に設けられた、第1、第2、第3の3個の差動プッシュプル回路を備え、
前記第1、第2、第3の差動プッシュプル回路は各々、前記第1の電源より高い電圧を有する第2の電源を備えた回路により生成された、対応する第1、第2、第3の差動入力を受け、
各々の差動入力は、互いに逆相の、正入力と補入力の対からなり、
前記第1、第2、第3の差動プッシュプル回路は各々、第1、第2、第3、第4の4個のトランジスタを含み、
前記第1、第3のトランジスタのドレーンは前記第1電源に接続され、前記第2、第4のトランジスタのソースは前記接地電位に接続され、
前記第1、第4のトランジスタのゲートは前記正入力に接続され、前記第2と第3のトランジスタのゲートは前記補入力に接続され、
前記第1のトランジスタのソースと第2のトランジスタのドレーンはコモン接続されて正の差動出力となり、前記第3のトランジスタのソースと第4のトランジスタのドレーンはコモン接続されて補の差動出力となり、
前記第1、第2、第3の差動プッシュプル回路の差動出力は、正・補各々コモン接続されて、単一の差動出力を形成し、
前記第1の差動プッシュプル回路を構成する4個のトランジスタのオン時のコンダクタンス、前記第2の差動プッシュプル回路を構成する4個のトランジスタのオン時のコンダクタンス、及び前記第3の差動プッシュプル回路を構成する4個のトランジスタのオン時のコンダクタンスは、前記差動出力に接続されるペア線伝送路の特性インピーダンスZoの7倍の逆数Woを単位として、各々、4、2、1に設定されている、
ことを特徴とする多値論理ドライバ。 - さらに、前記第1の電源と接地電位の間に設けられた、貫通電流補償回路を備え、
前記貫通電流補償回路は、前記第1の電源と接地電位の間に設けられた、第1、第2、第3の3個の、抵抗器とスイッチの直列回路からなり、前記第1、第2、第3の直列回路の抵抗器の抵抗値はZoを単位として各々、49/12、49/6、49/2、であり、前記第1、第2、第3の直列回路のスイッチは各々、前記第1、第2、第3の差動入力レベルの組が、HHH又はLLL、HHL又はLLH、HLH又はLHL、の場合のみオンする、
ことを特徴とする請求項3に記載の多値論理ドライバ。 - 第1の電源と接地電位の間に設けられた、第1乃至第nのn個の差動プッシュプル回路を備え、
前記第1乃至第nの差動プッシュプル回路は各々、前記第1の電源より高い電圧を有する第2の電源を備えた回路により生成された、対応する第1乃至第nの差動入力を受け、
各々の差動入力は、互いに逆相の、正入力と補入力の対からなり、
前記第1乃至第nの差動プッシュプル回路は各々、第1、第2、第3、第4の4個のトランジスタを含み、
前記第1、第3のトランジスタのドレーンは前記第1電源に接続され、前記第2、第4のトランジスタのソースは前記接地電位に接続され、
前記第1、第4のトランジスタのゲートは前記正入力に接続され、前記第2と第3のトランジスタのゲートは前記補入力に接続され、
前記第1のトランジスタのソースと第2のトランジスタのドレーンはコモン接続されて正の差動出力となり、前記第3のトランジスタのソースと第4のトランジスタのドレーンはコモン接続されて補の差動出力となり、
前記第1乃至第nの差動プッシュプル回路の差動出力対は、正・補各々コモン接続されて、単一の差動出力対を形成し、
前記第1乃至第nの差動プッシュプル回路を構成する4個のトランジスタのオン時のコンダクタンスは、前記差動出力に接続されるペア線伝送路の特性インピーダンスZoの(2n−1)倍の逆数Woを単位として、各々、(2n−1)、・・・、4、2、1に設定されている、
ことを特徴とする多値論理ドライバ。 - さらに、前記第1の電源と接地電位の間に設けられた、貫通電流補償回路を備え、
前記貫通電流補償回路は、前記第1の電源と接地電位の間に設けられた、複数個の抵抗器と複数個のスイッチを含む2端子回路網からなり、前記複数個のスイッチは前記第1乃至第nのn個の差動入力により選択的に開閉され、前記複数個の抵抗器の抵抗値は、前記第1乃至第nのn個の差動入力の特定のレベルに応じた前記多値論理ドライバの電源電流値と、前記第1乃至第nのn個の差動入力のレベルの組が、HLL・・・L、又は、LHH・・・H、の場合(即ち、前記差動出力の差動電位差が最も小さい場合)の前記多値論理ドライバの電源電流値との差を補償するように構成されている、
ことを特徴とする請求項5に記載の多値論理ドライバ。
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