JP7231810B2 - 信号出力回路、送信回路及び集積回路 - Google Patents
信号出力回路、送信回路及び集積回路 Download PDFInfo
- Publication number
- JP7231810B2 JP7231810B2 JP2018123104A JP2018123104A JP7231810B2 JP 7231810 B2 JP7231810 B2 JP 7231810B2 JP 2018123104 A JP2018123104 A JP 2018123104A JP 2018123104 A JP2018123104 A JP 2018123104A JP 7231810 B2 JP7231810 B2 JP 7231810B2
- Authority
- JP
- Japan
- Prior art keywords
- signal level
- signal
- node
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
図1は、第1の実施形態による集積回路100及び130の構成例を示す図である。集積回路100及び130は、相互に、伝送路161及び162により接続される。集積回路100は、中央処理ユニット(CPU)101と、送信回路102と、受信回路103と、位相ロックループ(PLL)回路104とを有する。中央処理ユニット101は、内部回路であり、内部データを生成し、パラレルの内部データを送信回路102に出力する。
Vmid={V(-1)+V(+1)}/2
ES1={V(-1/3)-Vmid}/{V(-1)-Vmid}
ES2={V(+1/3)-Vmid}/{V(+1)-Vmid}
RLM=min{(3・ES1),(3・ES2),(2-3・ES1),(2-3・ES2)}
V1=V(+1/3)-V(-1/3)
V2=(V(+1)-V(-1))×1/3
図9は、第2の実施形態による第1のレプリカ回路部705、第2のレプリカ回路部706、比較回路703a,703b、及び制御回路704の構成例を示す図である。比較回路703a,703bは、図7の比較回路703に対応する。以下、第2の実施形態が第1の実施形態と異なる点を説明する。
図10は、第3の実施形態による第1のレプリカ回路部705、第2のレプリカ回路部706、比較回路1001及び制御回路704の構成例を示す図である。比較回路1001は、図7の比較回路703に対応する。図10は、図9に対して、比較回路703a及び703bの代わりに、比較回路1001を設けたものである。以下、第3の実施形態が第2の実施形態と異なる点を説明する。
図11は、第4の実施形態による比較回路1100の構成例を示す図である。比較回路1100は、図7の比較回路703に対応する。比較回路1100は、第3の実施形態(図10)の信号出力回路112において、比較回路1001の代わりに設けられる。以下、第4の実施形態が第3の実施形態と異なる点を説明する。
図12は、第5の実施形態による第1のレプリカ回路部705、第2のレプリカ回路部706、抵抗1201~1204、比較器1205及び制御回路704の構成例を示す図である。抵抗1201~1204及び比較器1205は、図7の比較回路703に対応する。図12は、図10に対して、比較回路1001の代わりに、抵抗1201~1204及び比較器1205を設けたものである。以下、第5の実施形態が第3の実施形態と異なる点を説明する。
図13は、第6の実施形態による信号出力回路112の構成例を示す図である。図13の信号出力回路112は、図7の信号出力回路112に対して、レプリカ回路702と比較回路703と制御回路704を削除し、スイッチ1301,1302と電圧保持回路1303,1304と抵抗1305~1308と比較回路1309を追加したものである。図6(A)に示したように、ドライバ回路300aは、可変電流源341~344を有し、ドライバ回路300aのノードN1及びN2は、DFE151に接続されている。制御回路701は、図1のマルチプレクサ111から入力した2ビットパラレルデータD1及びD2に基づき、図3(A)、(B)及び図4(A)、(B)に示すように、ドライバ回路300a内の電界効果トランジスタ311~314及び321~324を制御する。ドライバ回路300aは、図6(A)に示すドライバ回路300aの構成を有し、4値信号に対応する信号レベルV(-1)、V(-1/3)、V(+1/3)又はV(+1)をノードN1及びN2から出力する。スイッチ1301及び電圧保持回路1303は例えば、4値信号に対応する信号レベルのうち、信号レベルV(-1)及びV(+1)を検出する第1の検出回路として機能する。スイッチ1302及び電圧保持回路1304は例えば、4値信号に対応する信号レベルのうち、信号レベルV(-1/3)及びV(+1/3)を検出する第2の検出回路として機能する。
V1=(V(+1/3)-V(-1))×3/4+V(-1)
V2=(V(+1)-V(-1/3))×1/4+V(-1/3)
図16は、第7の実施形態による信号出力回路112の構成例を示す図である。図16の信号出力回路112は、図13の信号出力回路112に対して、スイッチ1301,1302と電圧保持回路1303,1304と抵抗1305~1308と比較回路1309を削除し、スイッチ1601とアナログデジタル変換器(ADC)1602を追加したものである。スイッチ1601とアナログデジタル変換器(ADC)1602は例えば、4値信号に対応する信号レベルのうち、信号レベルV(-1)及びV(+1)を検出する第1の検出回路として機能する。さらに、スイッチ1601とアナログデジタル変換器1602は例えば、4値信号に対応する信号レベルのうち、信号レベルV(-1/3)及びV(+1/3)を検出する第2の検出回路として機能する。
図18は、第8の実施形態による信号出力回路112の構成例を示す図である。図18の信号出力回路112は、図13の信号出力回路112に対して、電圧保持回路1303,1304と抵抗1305~1308と比較回路1309を削除し、オペアンプ1803,1804と抵抗1805~1808とアナログデジタル変換器(ADC)1809,1810を追加したものである。スイッチ1301、オペアンプ1803、及び抵抗1805、1807は例えば、4値信号に対応する信号レベルのうち、信号レベルV(-1)及びV(+1)を検出する第1の検出回路として機能し、信号レベルV(+1)及びV(-1)の差分を出力する。さらに、スイッチ1302、オペアンプ1804、及び抵抗1806、1808は例えば、4値信号に対応する信号レベルのうち、信号レベルV(-1/3)及びV(+1/3)を検出する第2の検出回路として機能し、信号レベルV(+1/3)及びV(-1/3)の差分を出力する。
330a ドライバ回路
701 制御回路
702 レプリカ回路
703 比較回路
704 制御回路
705 第1のレプリカ回路部
706 第2のレプリカ回路部
707,708 可変電流源
1301,1302 スイッチ
1303,1304 電圧保持回路
1305~1308 抵抗
1309 比較回路
Claims (20)
- 可変電流源を有し、多値信号を出力するドライバ回路と、
前記ドライバ回路と等価な回路構成を有するレプリカ回路と、
前記レプリカ回路の出力に基づいて前記ドライバ回路の特性を制御する制御回路とを有し、
前記レプリカ回路は、
前記多値信号に対応する複数の信号レベルのうち、第1のサブセットの信号レベルを有する第1の出力信号を出力する第1のレプリカ回路部と、
前記複数の信号レベルのうち、第2のサブセットの信号レベルを有する第2の出力信号を出力する第2のレプリカ回路部とを含み、
前記制御回路は、前記第1の出力信号及び前記第2の出力信号に基づいて前記可変電流源の特性を制御する信号出力回路。 - 前記ドライバ回路は、4値信号を出力し、
前記第1のレプリカ回路部は、前記4値信号に対応する第1~第4の信号レベルのうち、第1のサブセットの信号レベルを有する前記第1の出力信号を出力し、
前記第2のレプリカ回路部は、前記4値信号に対応する第1~第4の信号レベルのうち、第2のサブセットの信号レベルを有する前記第2の出力信号を出力する請求項1に記載の信号出力回路。 - 前記第1のレプリカ回路部は、前記第1の信号レベルより低い前記第2の信号レベルと前記第2の信号レベルより低い前記第3の信号レベルを生成し、
前記第2のレプリカ回路部は、前記第1の信号レベルと前記第3の信号レベルより低い前記第4の信号レベルを生成し、
前記制御回路は、前記第1~第4の信号レベルに基づいて前記可変電流源の電流を制御する請求項2に記載の信号出力回路。 - 前記第1のレプリカ回路部は、前記第1の信号レベルより低い前記第2の信号レベルと前記第2の信号レベルより低い前記第3の信号レベルを生成し、
前記第2のレプリカ回路部は、前記第1の信号レベルと前記第3の信号レベルより低い前記第4の信号レベルを生成し、
前記第2のレプリカ回路部はさらに、前記第1の信号レベルと前記第4の信号レベルの間の電圧の抵抗分割により、前記第1の信号レベルと前記第4の信号レベルに加えて、前記第1の信号レベルより低く、前記第4の信号レベルより高い第5の信号レベルと、前記第5の信号レベルより低く、前記第4の信号レベルより高い第6の信号レベルとを生成する抵抗分圧回路を有し、
前記制御回路は、前記第2の信号レベルと前記第3の信号レベルと前記第5の信号レベルと前記第6の信号レベルとに基づいて、前記可変電流源の電流を制御する請求項2に記載の信号出力回路。 - 前記第1の信号レベルと前記第5の信号レベルの間のレベル差、前記第5の信号レベルと前記第6の信号レベルの間のレベル差、及び、前記第6の信号レベルと前記第4の信号レベルの間のレベル差は互いに等しい請求項4に記載の信号出力回路。
- 前記制御回路は、前記第2の信号レベルが前記第5の信号レベルに近づき、前記第3の信号レベルが前記第6の信号レベルに近づくように、前記可変電流源の電流を制御する請求項4又は5に記載の信号出力回路。
- 前記制御回路は、前記第3の信号レベルと前記第2の信号レベルの間のレベル差が、前記第6の信号レベルと前記第5の信号レベルの間のレベル差に近づくように、前記可変電流源の電流を制御する請求項4又は5に記載の信号出力回路。
- 前記制御回路は、前記第2の信号レベルと前記第6の信号レベルとの和が、前記第3の信号レベルと前記第5の信号レベルとの和に近づくように、前記可変電流源の電流を制御する請求項4又は5に記載の信号出力回路。
- 前記制御回路は、前記第2の信号レベルと前記第6の信号レベルとの平均が、前記第3の信号レベルと前記第5の信号レベルとの平均に近づくように、前記可変電流源の電流を制御する請求項4又は5に記載の信号出力回路。
- 前記ドライバ回路は、
電源電位ノードと第1のノードとの間に直列に接続される第1の抵抗及び第1のスイッチと、
前記電源電位ノードと前記第1のノードとの間に直列に接続される第2の抵抗及び第2のスイッチと、
前記第1のノードと基準電位ノードとの間に直列に接続される第3の抵抗及び第3のスイッチと、
前記第1のノードと前記基準電位ノードとの間に直列に接続される第4の抵抗及び第4のスイッチと、
前記電源電位ノードと第2のノードとの間に直列に接続される第5の抵抗及び第5のスイッチと、
前記電源電位ノードと前記第2のノードとの間に直列に接続される第6の抵抗及び第6のスイッチと、
前記第2のノードと前記基準電位ノードとの間に直列に接続される第7の抵抗及び第7のスイッチと、
前記第2のノードと前記基準電位ノードとの間に直列に接続される第8の抵抗及び第8のスイッチと、
前記電源電位ノードと前記第1のノードとの間に接続される第1の可変電流源と、
前記第1のノードと前記基準電位ノードとの間に接続される第2の可変電流源と、
前記電源電位ノードと前記第2のノードとの間に接続される第3の可変電流源と、
前記第2のノードと前記基準電位ノードとの間に接続される第4の可変電流源とを有する請求項2~9のいずれか1項に記載の信号出力回路。 - 前記第1のレプリカ回路部は、
前記電源電位ノードと第3のノードとの間に直列に接続される第9の抵抗及び第9のスイッチと、
前記第3のノードと前記基準電位ノードとの間に直列に接続される第10の抵抗及び第10のスイッチと、
前記電源電位ノードと第4のノードとの間に直列に接続される第11の抵抗及び第11のスイッチと、
前記第4のノードと前記基準電位ノードとの間に直列に接続される第12の抵抗及び第12のスイッチと、
前記電源電位ノードと前記第3のノードとの間に接続される第5の可変電流源と、
前記第3のノードと前記基準電位ノードとの間に接続される第6の可変電流源と、
前記電源電位ノードと前記第4のノードとの間に接続される第7の可変電流源と、
前記第4のノードと前記基準電位ノードとの間に接続される第8の可変電流源とを有し、
前記第2のレプリカ回路部は、
前記電源電位ノードと第5のノードとの間に直列に接続される第13の抵抗及び第13のスイッチと、
前記電源電位ノードと前記第5のノードとの間に直列に接続される第14の抵抗及び第14のスイッチと、
第6のノードと前記基準電位ノードとの間に直列に接続される第15の抵抗及び第15のスイッチと、
前記第6のノードと前記基準電位ノードとの間に直列に接続される第16の抵抗及び第16のスイッチと、
前記電源電位ノードと前記第5のノードとの間に接続される第9の可変電流源と、
前記第5のノードと前記基準電位ノードとの間に接続される第10の可変電流源と、
前記電源電位ノードと前記第6のノードとの間に接続される第11の可変電流源と、
前記第6のノードと前記基準電位ノードとの間に接続される第12の可変電流源とを有する請求項10に記載の信号出力回路。 - 前記第1のレプリカ回路部は、前記第3のノードと前記第4のノードとの間に接続される第17の抵抗を有し、
前記第2のレプリカ回路部は、
前記第5のノードと第7のノードとの間に接続される第18の抵抗と、
前記第7のノードと第8のノードとの間に接続される第19の抵抗と、
前記第8のノードと前記第6のノードとの間に接続される第20の抵抗とを有する請求項11に記載の信号出力回路。 - 第1のビット数のパラレルデータを前記第1のビット数より少ない第2のビット数のパラレルデータに多重化するマルチプレクサと、
前記第2のビット数のパラレルデータを入力する信号出力回路とを有し、
前記信号出力回路は、
可変電流源を有し、多値信号を出力するドライバ回路と、
前記ドライバ回路と等価な回路構成を有するレプリカ回路と、
前記レプリカ回路の出力に基づいて前記ドライバ回路の特性を制御する制御回路とを有し、
前記レプリカ回路は、
前記多値信号に対応する複数の信号レベルのうち、第1のサブセットの信号レベルを有する第1の出力信号を出力する第1のレプリカ回路部と、
前記複数の信号レベルのうち、第2のサブセットの信号レベルを有する第2の出力信号を出力する第2のレプリカ回路部とを含み、
前記制御回路は、前記第1の出力信号及び前記第2の出力信号に基づいて前記可変電流源の特性を制御する送信回路。 - 前記ドライバ回路は、4値信号を出力し、
前記第1のレプリカ回路部は、前記4値信号に対応する第1~第4の信号レベルのうち、第1のサブセットの信号レベルを有する前記第1の出力信号を出力し、
前記第2のレプリカ回路部は、前記4値信号に対応する第1~第4の信号レベルのうち、第2のサブセットの信号レベルを有する前記第2の出力信号を出力する請求項13に記載の送信回路。 - 前記第1のレプリカ回路部は、前記第1の信号レベルより低い前記第2の信号レベルと前記第2の信号レベルより低い前記第3の信号レベルを生成し、
前記第2のレプリカ回路部は、前記第1の信号レベルと前記第3の信号レベルより低い前記第4の信号レベルを生成し、
前記制御回路は、前記第1~第4の信号レベルに基づいて前記可変電流源の電流を制御する請求項14に記載の送信回路。 - 前記第1のレプリカ回路部は、前記第1の信号レベルより低い前記第2の信号レベルと前記第2の信号レベルより低い前記第3の信号レベルを生成し、
前記第2のレプリカ回路部は、前記第1の信号レベルと前記第3の信号レベルより低い前記第4の信号レベルを生成し、
前記第2のレプリカ回路部はさらに、前記第1の信号レベルと前記第4の信号レベルの間の電圧の抵抗分割により、前記第1の信号レベルと前記第4の信号レベルに加えて、前記第1の信号レベルより低く、前記第4の信号レベルより高い第5の信号レベルと、前記第5の信号レベルより低く、前記第4の信号レベルより高い第6の信号レベルとを生成する抵抗分圧回路を有し、
前記制御回路は、前記第2の信号レベルと前記第3の信号レベルと前記第5の信号レベルと前記第6の信号レベルとに基づいて、前記可変電流源の電流を制御する請求項14に記載の送信回路。 - 第1のビット数のパラレルデータを生成する内部回路と、
前記第1のビット数のパラレルデータを入力する送信回路とを有し、
前記送信回路は、
前記第1のビット数のパラレルデータを前記第1のビット数より少ない第2のビット数のパラレルデータに多重化するマルチプレクサと、
前記第2のビット数のパラレルデータを入力する信号出力回路とを有し、
前記信号出力回路は、
可変電流源を有し、多値信号を出力するドライバ回路と、
前記ドライバ回路と等価な回路構成を有するレプリカ回路と、
前記レプリカ回路の出力に基づいて前記ドライバ回路の特性を制御する制御回路とを有し、
前記レプリカ回路は、
前記多値信号に対応する複数の信号レベルのうち、第1のサブセットの信号レベルを有する第1の出力信号を出力する第1のレプリカ回路部と、
前記複数の信号レベルのうち、第2のサブセットの信号レベルを有する第2の出力信号を出力する第2のレプリカ回路部とを含み、
前記制御回路は、前記第1の出力信号及び前記第2の出力信号に基づいて前記可変電流源の特性を制御する集積回路。 - 前記ドライバ回路は、4値信号を出力し、
前記第1のレプリカ回路部は、前記4値信号に対応する第1~第4の信号レベルのうち、第1のサブセットの信号レベルを有する前記第1の出力信号を出力し、
前記第2のレプリカ回路部は、前記4値信号に対応する第1~第4の信号レベルのうち、第2のサブセットの信号レベルを有する前記第2の出力信号を出力する請求項17に記載の集積回路。 - 前記第1のレプリカ回路部は、前記第1の信号レベルより低い前記第2の信号レベルと前記第2の信号レベルより低い前記第3の信号レベルを生成し、
前記第2のレプリカ回路部は、前記第1の信号レベルと前記第3の信号レベルより低い前記第4の信号レベルを生成し、
前記制御回路は、前記第1~第4の信号レベルに基づいて前記可変電流源の電流を制御する請求項18に記載の集積回路。 - 前記第1のレプリカ回路部は、前記第1の信号レベルより低い前記第2の信号レベルと前記第2の信号レベルより低い前記第3の信号レベルを生成し、
前記第2のレプリカ回路部は、前記第1の信号レベルと前記第3の信号レベルより低い前記第4の信号レベルを生成し、
前記第2のレプリカ回路部はさらに、前記第1の信号レベルと前記第4の信号レベルの間の電圧の抵抗分割により、前記第1の信号レベルと前記第4の信号レベルに加えて、前記第1の信号レベルより低く、前記第4の信号レベルより高い第5の信号レベルと、前記第5の信号レベルより低く、前記第4の信号レベルより高い第6の信号レベルとを生成する抵抗分圧回路を有し、
前記制御回路は、前記第2の信号レベルと前記第3の信号レベルと前記第5の信号レベルと前記第6の信号レベルとに基づいて、前記可変電流源の電流を制御する請求項18に記載の集積回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/255,388 US10892923B2 (en) | 2018-02-08 | 2019-01-23 | Signal output circuit, transmission circuit and integrated circuit |
CN202310109820.3A CN116208141A (zh) | 2018-02-08 | 2019-01-30 | 信号输出电路、发送电路以及集成电路 |
CN201910091018.XA CN110138378B (zh) | 2018-02-08 | 2019-01-30 | 信号输出电路、发送电路以及集成电路 |
US17/114,284 US11177985B2 (en) | 2018-02-08 | 2020-12-07 | Signal output circuit, transmission circuit and integrated circuit |
JP2023010202A JP7448860B2 (ja) | 2018-02-08 | 2023-01-26 | 信号出力回路、送信回路及び集積回路 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018021183 | 2018-02-08 | ||
JP2018021183 | 2018-02-08 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023010202A Division JP7448860B2 (ja) | 2018-02-08 | 2023-01-26 | 信号出力回路、送信回路及び集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019140662A JP2019140662A (ja) | 2019-08-22 |
JP7231810B2 true JP7231810B2 (ja) | 2023-03-02 |
Family
ID=67695529
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018123104A Active JP7231810B2 (ja) | 2018-02-08 | 2018-06-28 | 信号出力回路、送信回路及び集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7231810B2 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007288737A (ja) | 2006-04-20 | 2007-11-01 | Renesas Technology Corp | 半導体装置 |
JP2010157786A (ja) | 2008-12-26 | 2010-07-15 | Sorbus Memory Inc | 多値論理ドライバ |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6380797B1 (en) * | 2000-10-25 | 2002-04-30 | National Semiconductor Corporation | High speed low voltage differential signal driver circuit having low sensitivity to fabrication process variation, noise, and operating temperature variation |
US6720805B1 (en) * | 2003-04-28 | 2004-04-13 | National Semiconductor Corporation | Output load resistor biased LVDS output driver |
-
2018
- 2018-06-28 JP JP2018123104A patent/JP7231810B2/ja active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007288737A (ja) | 2006-04-20 | 2007-11-01 | Renesas Technology Corp | 半導体装置 |
JP2010157786A (ja) | 2008-12-26 | 2010-07-15 | Sorbus Memory Inc | 多値論理ドライバ |
Also Published As
Publication number | Publication date |
---|---|
JP2019140662A (ja) | 2019-08-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7519130B2 (en) | Front end interface for data receiver | |
US6924660B2 (en) | Calibration methods and circuits for optimized on-die termination | |
KR102279089B1 (ko) | 전압-모드 드라이버에 대한 임피던스 및 스윙 제어 | |
US9195245B2 (en) | Output buffer circuit | |
CN103026624A (zh) | 具有宽共模输入范围的差分比较器电路 | |
US11817861B2 (en) | Receiver including offset compensation circuit | |
US10171273B2 (en) | Decision feedback equalizer and interconnect circuit | |
CN106301229B (zh) | 数据接收电路 | |
US20150116299A1 (en) | Body-biased slicer design for predictive decision feedback equalizers | |
KR20160127141A (ko) | 스큐 정정을 갖는 serdes 전압-모드 드라이버 | |
JP7231810B2 (ja) | 信号出力回路、送信回路及び集積回路 | |
JP2018125682A (ja) | 判定帰還型等化器及びインターコネクト回路 | |
JP7448860B2 (ja) | 信号出力回路、送信回路及び集積回路 | |
Song et al. | A 13.5-mW 10-Gb/s 4-PAM Serial Link Transmitter in 0.13-$\mu\hbox {m} $ CMOS Technology | |
US10341147B1 (en) | High performance equalizer achieving low deterministic jitter across PVT for various channel lengths and data rates | |
JP2014217056A (ja) | ミスマッチングされた差動回路 | |
US9559697B2 (en) | Transmitter circuit and semiconductor integrated circuit | |
JP6295559B2 (ja) | 信号送信装置、信号受信装置及び信号伝送システム | |
US20240113923A1 (en) | Method and apparatus for low latency charge coupled decision feedback equalization | |
CN112187260A (zh) | 非对称光噪声阈值调整补偿的方法、电路及系统 | |
US10666466B2 (en) | Semiconductor integrated circuit, receiving device, and communication system | |
KR20180097500A (ko) | Usb 전력 배송 신호들을 튜닝하기 위한 방법 및 장치 | |
US8253444B2 (en) | Receiving circuit | |
KR20230080278A (ko) | 수신기 | |
TW201919350A (zh) | 自適應接收等化器調節電路及利用其之通信裝置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190109 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210519 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220218 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220329 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220526 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220830 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221021 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230117 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230130 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7231810 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |