JP7448860B2 - 信号出力回路、送信回路及び集積回路 - Google Patents
信号出力回路、送信回路及び集積回路 Download PDFInfo
- Publication number
- JP7448860B2 JP7448860B2 JP2023010202A JP2023010202A JP7448860B2 JP 7448860 B2 JP7448860 B2 JP 7448860B2 JP 2023010202 A JP2023010202 A JP 2023010202A JP 2023010202 A JP2023010202 A JP 2023010202A JP 7448860 B2 JP7448860 B2 JP 7448860B2
- Authority
- JP
- Japan
- Prior art keywords
- signal level
- signal
- circuit
- node
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000001514 detection method Methods 0.000 claims description 56
- 238000013459 approach Methods 0.000 claims description 16
- 230000005540 biological transmission Effects 0.000 claims description 14
- 230000005669 field effect Effects 0.000 description 78
- 238000010586 diagram Methods 0.000 description 35
- 238000000034 method Methods 0.000 description 19
- 239000003990 capacitor Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000013642 negative control Substances 0.000 description 1
- 239000013641 positive control Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/02—Transmitters
- H04B1/04—Circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0278—Arrangements for impedance matching
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
図1は、第1の実施形態による集積回路100及び130の構成例を示す図である。集積回路100及び130は、相互に、伝送路161及び162により接続される。集積回路100は、中央処理ユニット(CPU)101と、送信回路102と、受信回路103と、位相ロックループ(PLL)回路104とを有する。中央処理ユニット101は、内部回路であり、内部データを生成し、パラレルの内部データを送信回路102に出力する。
1と、デマルチプレクサ122とを有する。DFE121は、伝送路162を介して、集積回路130から4値信号(多値信号)を受信し、その受信した4値信号に対して、等化及び4値判定を行い、2ビットのパラレルデータを出力する。デマルチプレクサ122は、位相ロックループ回路104により生成されたクロック信号に同期して、DFE121が出力する2ビットのパラレルデータを例えば16ビットのパラレルデータに逆多重化し、例えば16ビットのパラレルデータを中央処理ユニット101に出力する。中央処理ユニット101は、例えば16ビットのパラレルデータの処理を行う。
式で表される。
Vmid={V(-1)+V(+1)}/2
ES1={V(-1/3)-Vmid}/{V(-1)-Vmid}
ES2={V(+1/3)-Vmid}/{V(+1)-Vmid}
RLM=min{(3・ES1),(3・ES2),(2-3・ES1),(2-3・ES2)}
V1=V(+1/3)-V(-1/3)
V2=(V(+1)-V(-1))×1/3
図9は、第2の実施形態による第1のレプリカ回路部705、第2のレプリカ回路部706、比較回路703a,703b、及び制御回路704の構成例を示す図である。比較回路703a,703bは、図7の比較回路703に対応する。以下、第2の実施形態が第1の実施形態と異なる点を説明する。
図10は、第3の実施形態による第1のレプリカ回路部705、第2のレプリカ回路部706、比較回路1001及び制御回路704の構成例を示す図である。比較回路1001は、図7の比較回路703に対応する。図10は、図9に対して、比較回路703a及び703bの代わりに、比較回路1001を設けたものである。以下、第3の実施形態が第2の実施形態と異なる点を説明する。
図11は、第4の実施形態による比較回路1100の構成例を示す図である。比較回路1100は、図7の比較回路703に対応する。比較回路1100は、第3の実施形態(図10)の信号出力回路112において、比較回路1001の代わりに設けられる。以下、第4の実施形態が第3の実施形態と異なる点を説明する。
図12は、第5の実施形態による第1のレプリカ回路部705、第2のレプリカ回路部706、抵抗1201~1204、比較器1205及び制御回路704の構成例を示す図である。抵抗1201~1204及び比較器1205は、図7の比較回路703に対応する。図12は、図10に対して、比較回路1001の代わりに、抵抗1201~1204及び比較器1205を設けたものである。以下、第5の実施形態が第3の実施形態と異なる点を説明する。
図13は、第6の実施形態による信号出力回路112の構成例を示す図である。図13の信号出力回路112は、図7の信号出力回路112に対して、レプリカ回路702と比較回路703と制御回路704を削除し、スイッチ1301,1302と電圧保持回路1303,1304と抵抗1305~1308と比較回路1309を追加したものである。図6(A)に示したように、ドライバ回路300aは、可変電流源341~344を有し、ドライバ回路300aのノードN1及びN2は、DFE151に接続されている。制御回路701は、図1のマルチプレクサ111から入力した2ビットパラレルデータD1及びD2に基づき、図3(A)、(B)及び図4(A)、(B)に示すように、ドライバ回路300a内の電界効果トランジスタ311~314及び321~324を制御する。ドライバ回路300aは、図6(A)に示すドライバ回路300aの構成を有し、4値信号に対応する信号レベルV(-1)、V(-1/3)、V(+1/3)又はV(+1)をノードN1及びN2から出力する。スイッチ1301及び電圧保持回路1303は例えば、4値信号に対応する信号レベルのうち、信号レベルV(-1)及びV(+1)を検出する第1の検出回路として機能する。スイッチ1302及び電圧保持回路1304は例えば、4値信号に対応する信号レベルのうち、信号レベルV(-1/3)及びV(+1/3)を検出する第2の検出回路として機能する。
V1=(V(+1/3)-V(-1))×3/4+V(-1)
V2=(V(+1)-V(-1/3))×1/4+V(-1/3)
図16は、第7の実施形態による信号出力回路112の構成例を示す図である。図16の信号出力回路112は、図13の信号出力回路112に対して、スイッチ1301,1302と電圧保持回路1303,1304と抵抗1305~1308と比較回路1309を削除し、スイッチ1601とアナログデジタル変換器(ADC)1602を追加したものである。スイッチ1601とアナログデジタル変換器(ADC)1602は例えば、4値信号に対応する信号レベルのうち、信号レベルV(-1)及びV(+1)を検出する第1の検出回路として機能する。さらに、スイッチ1601とアナログデジタル変換器1602は例えば、4値信号に対応する信号レベルのうち、信号レベルV(-1/3)及びV(+1/3)を検出する第2の検出回路として機能する。
図18は、第8の実施形態による信号出力回路112の構成例を示す図である。図18の信号出力回路112は、図13の信号出力回路112に対して、電圧保持回路1303,1304と抵抗1305~1308と比較回路1309を削除し、オペアンプ1803,1804と抵抗1805~1808とアナログデジタル変換器(ADC)1809,1810を追加したものである。スイッチ1301、オペアンプ1803、及び抵抗1805、1807は例えば、4値信号に対応する信号レベルのうち、信号レベルV(-1)及びV(+1)を検出する第1の検出回路として機能し、信号レベルV(+1)及びV(-1)の差分を出力する。さらに、スイッチ1302、オペアンプ1804、及び抵抗1806、1808は例えば、4値信号に対応する信号レベルのうち、信号レベルV(-1/3)及びV(+1/3)を検出する第2の検出回路として機能し、信号レベルV(+1/3)及びV(-1/3)の差分を出力する。
330a ドライバ回路
701 制御回路
702 レプリカ回路
703 比較回路
704 制御回路
705 第1のレプリカ回路部
706 第2のレプリカ回路部
707,708 可変電流源
1301,1302 スイッチ
1303,1304 電圧保持回路
1305~1308 抵抗
1309 比較回路
Claims (18)
- 可変電流源を有し、多値信号を出力するドライバ回路と、
前記ドライバ回路から出力される、前記多値信号に対応する複数の信号レベルのうち、第1のサブセットの信号レベルを検出する第1の検出回路と、
前記ドライバ回路から出力される、前記多値信号に対応する複数の信号レベルのうち、第2のサブセットの信号レベルを検出する第2の検出回路と、
前記第1のサブセットの信号レベル及び前記第2のサブセットの信号レベルに基づいて、前記ドライバ回路の特性を制御する制御回路とを有し、
前記制御回路は、前記第1のサブセットの信号レベル及び前記第2のサブセットの信号レベルに基づいて、前記可変電流源の特性を制御する信号出力回路。 - 前記ドライバ回路は、4値信号を出力し、
前記第1の検出回路は、前記4値信号に対応する第1~第4の信号レベルのうち、第1のサブセットの信号レベルを検出し、
前記第2の検出回路は、前記4値信号に対応する第1~第4の信号レベルのうち、第2のサブセットの信号レベルを検出する請求項1に記載の信号出力回路。 - 前記第1の検出回路は、前記第1の信号レベル、及び前記第1の信号レベルより低い前記第4の信号レベルを検出して保持し、
前記第2の検出回路は、前記第1の信号レベルより低く、前記第4の信号レベルより高い前記第2の信号レベル、及び前記第2の信号レベルより低く、前記第4の信号レベルより高い前記第3の信号レベルを検出して保持し、
前記制御回路は、前記第1~第4の信号レベルに基づいて、前記可変電流源の電流を制御する請求項2に記載の信号出力回路。 - 前記第1の検出回路により保持された前記第4の信号レベルと前記第2の検出回路により保持された前記第2の信号レベルに基づいて第1の中間電圧レベルが生成され、
前記第1の検出回路により保持された前記第1の信号レベルと前記第2の検出回路により保持された前記第3の信号レベルに基づいて第2の中間電圧レベルが生成され、
前記制御回路は、前記第1の中間電圧レベルが前記第2の中間電圧レベルに近づくように、前記可変電流源の電流を制御する請求項3に記載の信号出力回路。 - 前記第1の検出回路は、前記第1の信号レベル及び前記第4の信号レベルをアナログ値からデジタル値に変換し、
前記第2の検出回路は、前記第2の信号レベル及び前記第3の信号レベルをアナログ値からデジタル値に変換し、
前記制御回路は、前記第1の検出回路により変換されたデジタル値の第1の信号レベル及び第4の信号レベルと、前記第2の検出回路により変換されたデジタル値の第2の信号レベル及び第3の信号レベルとに基づいて、前記可変電流源の電流を制御する請求項2に記載の信号出力回路。 - 前記第1の検出回路は、前記第1の信号レベルと前記第4の信号レベルとの差分を出力し、
前記第2の検出回路は、前記第2の信号レベルと前記第3の信号レベルとの差分を出力し、
前記制御回路は、前記第1の信号レベルと前記第4の信号レベルとの差分と、前記第2の信号レベルと前記第3の信号レベルとの差分とに基づいて、前記可変電流源の電流を制御する請求項2に記載の信号出力回路。 - 第1のビット数のパラレルデータを前記第1のビット数より少ない第2のビット数のパラレルデータに多重化するマルチプレクサと、
前記第2のビット数のパラレルデータを入力する信号出力回路とを有し、
前記信号出力回路は、
可変電流源を有し、多値信号を出力するドライバ回路と、
前記ドライバ回路から出力される、前記多値信号に対応する複数の信号レベルのうち、第1のサブセットの信号レベルを検出する第1の検出回路と、
前記ドライバ回路から出力される、前記多値信号に対応する複数の信号レベルのうち、第2のサブセットの信号レベルを検出する第2の検出回路と、
前記第1のサブセットの信号レベル及び前記第2のサブセットの信号レベルに基づいて、前記ドライバ回路の特性を制御する制御回路とを有し、
前記制御回路は、前記第1のサブセットの信号レベル及び前記第2のサブセットの信号レベルに基づいて、前記可変電流源の特性を制御する送信回路。 - 前記ドライバ回路は、4値信号を出力し、
前記第1の検出回路は、前記4値信号に対応する第1~第4の信号レベルのうち、第1のサブセットの信号レベルを検出し、
前記第2の検出回路は、前記4値信号に対応する第1~第4の信号レベルのうち、第2のサブセットの信号レベルを検出する請求項7に記載の送信回路。 - 前記第1の検出回路は、前記第1の信号レベル、及び前記第1の信号レベルより低い前記第4の信号レベルを検出して保持し、
前記第2の検出回路は、前記第1の信号レベルより低く、前記第4の信号レベルより高い前記第2の信号レベル、及び前記第2の信号レベルより低く、前記第4の信号レベルより高い前記第3の信号レベルを検出して保持し、
前記制御回路は、前記第1~第4の信号レベルに基づいて、前記可変電流源の電流を制御する請求項8に記載の送信回路。 - 前記第1の検出回路により保持された前記第4の信号レベルと前記第2の検出回路により保持された前記第2の信号レベルに基づいて第1の中間電圧レベルが生成され、
前記第1の検出回路により保持された前記第1の信号レベルと前記第2の検出回路により保持された前記第3の信号レベルに基づいて第2の中間電圧レベルが生成され、
前記制御回路は、前記第1の中間電圧レベルが前記第2の中間電圧レベルに近づくように、前記可変電流源の電流を制御する請求項9に記載の送信回路。 - 前記第1の検出回路は、前記第1の信号レベル及び前記第4の信号レベルをアナログ値からデジタル値に変換し、
前記第2の検出回路は、前記第2の信号レベル及び前記第3の信号レベルをアナログ値からデジタル値に変換し、
前記制御回路は、前記第1の検出回路により変換されたデジタル値の第1の信号レベル及び第4の信号レベルと、前記第2の検出回路により変換されたデジタル値の第2の信号レベル及び第3の信号レベルとに基づいて、前記可変電流源の電流を制御する請求項8に記載の送信回路。 - 前記第1の検出回路は、前記第1の信号レベルと前記第4の信号レベルとの差分を出力し、
前記第2の検出回路は、前記第2の信号レベルと前記第3の信号レベルとの差分を出力し、
前記制御回路は、前記第1の信号レベルと前記第4の信号レベルとの差分と、前記第2の信号レベルと前記第3の信号レベルとの差分とに基づいて、前記可変電流源の電流を制御する請求項8に記載の送信回路。 - 第1のビット数のパラレルデータを生成する内部回路と、
前記第1のビット数のパラレルデータを入力する送信回路とを有し、
前記送信回路は、
前記第1のビット数のパラレルデータを前記第1のビット数より少ない第2のビット数のパラレルデータに多重化するマルチプレクサと、
前記第2のビット数のパラレルデータを入力する信号出力回路とを有し、
前記信号出力回路は、
可変電流源を有し、多値信号を出力するドライバ回路と、
前記ドライバ回路から出力される、前記多値信号に対応する複数の信号レベルのうち、第1のサブセットの信号レベルを検出する第1の検出回路と、
前記ドライバ回路から出力される、前記多値信号に対応する複数の信号レベルのうち、第2のサブセットの信号レベルを検出する第2の検出回路と、
前記第1のサブセットの信号レベル及び前記第2のサブセットの信号レベルに基づいて、前記ドライバ回路の特性を制御する制御回路とを有し、
前記制御回路は、前記第1のサブセットの信号レベル及び前記第2のサブセットの信号レベルに基づいて、前記可変電流源の特性を制御する集積回路。 - 前記ドライバ回路は、4値信号を出力し、
前記第1の検出回路は、前記4値信号に対応する第1~第4の信号レベルのうち、第1のサブセットの信号レベルを検出し、
前記第2の検出回路は、前記4値信号に対応する第1~第4の信号レベルのうち、第2のサブセットの信号レベルを検出する請求項13に記載の集積回路。 - 前記第1の検出回路は、前記第1の信号レベル及び前記第4の信号レベルを検出して保持し、
前記第2の検出回路は、前記第2の信号レベル及び前記第3の信号レベルを検出して保持し、
前記制御回路は、前記第1~第4の信号レベルに基づいて、前記可変電流源の電流を制御する請求項14に記載の集積回路。 - 前記第1の検出回路により保持された前記第4の信号レベルと前記第2の検出回路により保持された前記第2の信号レベルに基づいて第1の中間電圧レベルが生成され、
前記第1の検出回路により保持された前記第1の信号レベルと前記第2の検出回路により保持された前記第3の信号レベルに基づいて第2の中間電圧レベルが生成され、
前記制御回路は、前記第1の中間電圧レベルが前記第2の中間電圧レベルに近づくように、前記可変電流源の電流を制御する請求項15に記載の集積回路。 - 前記第1の検出回路は、前記第1の信号レベル及び前記第4の信号レベルをアナログ値からデジタル値に変換し、
前記第2の検出回路は、前記第2の信号レベル及び前記第3の信号レベルをアナログ値からデジタル値に変換し、
前記制御回路は、前記第1の検出回路により変換されたデジタル値の第1の信号レベル及び第4の信号レベルと、前記第2の検出回路により変換されたデジタル値の第2の信号レベル及び第3の信号レベルとに基づいて、前記可変電流源の電流を制御する請求項14に記載の集積回路。 - 前記第1の検出回路は、前記第1の信号レベルと前記第4の信号レベルとの差分を出力し、
前記第2の検出回路は、前記第2の信号レベルと前記第3の信号レベルとの差分を出力し、
前記制御回路は、前記第1の信号レベルと前記第4の信号レベルとの差分と、前記第2の信号レベルと前記第3の信号レベルとの差分とに基づいて、前記可変電流源の電流を制御する請求項14に記載の集積回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018021183 | 2018-02-08 | ||
JP2018021183 | 2018-02-08 | ||
JP2018123104A JP7231810B2 (ja) | 2018-02-08 | 2018-06-28 | 信号出力回路、送信回路及び集積回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018123104A Division JP7231810B2 (ja) | 2018-02-08 | 2018-06-28 | 信号出力回路、送信回路及び集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2023033644A JP2023033644A (ja) | 2023-03-10 |
JP7448860B2 true JP7448860B2 (ja) | 2024-03-13 |
Family
ID=67475826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023010202A Active JP7448860B2 (ja) | 2018-02-08 | 2023-01-26 | 信号出力回路、送信回路及び集積回路 |
Country Status (3)
Country | Link |
---|---|
US (2) | US10892923B2 (ja) |
JP (1) | JP7448860B2 (ja) |
CN (2) | CN110138378B (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015146535A (ja) | 2014-02-03 | 2015-08-13 | 富士通株式会社 | 多値強度変復調システムおよび方法 |
JP2016146535A (ja) | 2015-02-06 | 2016-08-12 | アンリツ株式会社 | 誤り率測定装置及び誤り率測定方法 |
US20190081708A1 (en) | 2016-05-10 | 2019-03-14 | Huawei Technologies Co., Ltd. | Signal Generation Method and Device |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3552500B2 (ja) * | 1997-11-12 | 2004-08-11 | セイコーエプソン株式会社 | 論理振幅レベル変換回路,液晶装置及び電子機器 |
US7206516B2 (en) * | 2002-04-30 | 2007-04-17 | Pivotal Decisions Llc | Apparatus and method for measuring the dispersion of a fiber span |
US7126378B2 (en) * | 2003-12-17 | 2006-10-24 | Rambus, Inc. | High speed signaling system with adaptive transmit pre-emphasis |
JP4549650B2 (ja) * | 2003-10-15 | 2010-09-22 | パナソニック株式会社 | 小振幅差動インターフェース回路 |
KR100699828B1 (ko) * | 2004-10-11 | 2007-03-27 | 삼성전자주식회사 | 임피던스 교정 회로와 이를 포함하는 집적 회로 및 이를이용한 출력 드라이버의 임피던스 조절 방법 |
US20080246511A1 (en) * | 2005-04-28 | 2008-10-09 | Satoshi Miura | Differential Drive Circuit and Electronic Apparatus Incorporating the Same |
JP2007088600A (ja) * | 2005-09-20 | 2007-04-05 | Fujitsu Ten Ltd | ドライバ回路 |
CN1991396B (zh) * | 2005-12-30 | 2010-05-05 | 鸿富锦精密工业(深圳)有限公司 | 电压检测装置 |
JP4791195B2 (ja) * | 2006-01-30 | 2011-10-12 | パナソニック株式会社 | ダイナミック回路 |
JP2008236339A (ja) * | 2007-03-20 | 2008-10-02 | Toshiba Corp | 半導体集積回路 |
JP2009038546A (ja) | 2007-08-01 | 2009-02-19 | Panasonic Corp | 電流ドライバ |
WO2012117456A1 (ja) | 2011-03-03 | 2012-09-07 | パナソニック株式会社 | 差動ドライバ回路 |
KR102008019B1 (ko) * | 2012-06-29 | 2019-08-06 | 에스케이하이닉스 주식회사 | 임피던스 교정회로 |
US8928365B2 (en) | 2012-10-23 | 2015-01-06 | Qualcomm Incorporated | Methods and devices for matching transmission line characteristics using stacked metal oxide semiconductor (MOS) transistors |
US9413298B2 (en) * | 2012-12-28 | 2016-08-09 | Peregrine Semiconductor Corporation | Amplifier dynamic bias adjustment for envelope tracking |
US9252761B2 (en) * | 2013-03-14 | 2016-02-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Voltage threshold calibration techniques for level detectors |
US9041439B2 (en) * | 2013-08-30 | 2015-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transmitter having voltage driver and current driver |
WO2016035192A1 (ja) | 2014-09-04 | 2016-03-10 | 株式会社ソシオネクスト | 送信回路及び半導体集積回路 |
US10587255B2 (en) * | 2016-07-22 | 2020-03-10 | Skorpios Technologies, Inc. | Multi-level output driver with adjustable pre-distortion capability |
US20180026626A1 (en) * | 2016-07-25 | 2018-01-25 | Infineon Technologies Austria Ag | Adaptive gate driver |
-
2019
- 2019-01-23 US US16/255,388 patent/US10892923B2/en active Active
- 2019-01-30 CN CN201910091018.XA patent/CN110138378B/zh active Active
- 2019-01-30 CN CN202310109820.3A patent/CN116208141A/zh active Pending
-
2020
- 2020-12-07 US US17/114,284 patent/US11177985B2/en active Active
-
2023
- 2023-01-26 JP JP2023010202A patent/JP7448860B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015146535A (ja) | 2014-02-03 | 2015-08-13 | 富士通株式会社 | 多値強度変復調システムおよび方法 |
JP2016146535A (ja) | 2015-02-06 | 2016-08-12 | アンリツ株式会社 | 誤り率測定装置及び誤り率測定方法 |
US20190081708A1 (en) | 2016-05-10 | 2019-03-14 | Huawei Technologies Co., Ltd. | Signal Generation Method and Device |
Also Published As
Publication number | Publication date |
---|---|
CN110138378B (zh) | 2023-05-09 |
US20210091981A1 (en) | 2021-03-25 |
CN116208141A (zh) | 2023-06-02 |
US20190245721A1 (en) | 2019-08-08 |
US11177985B2 (en) | 2021-11-16 |
CN110138378A (zh) | 2019-08-16 |
JP2023033644A (ja) | 2023-03-10 |
US10892923B2 (en) | 2021-01-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA2848033C (en) | Method and system for determining and improving performance of a cable | |
US20060159200A1 (en) | Front end interface for data receiver | |
JP7316224B2 (ja) | 差動入力レシーバを実現するための回路および方法 | |
KR102279089B1 (ko) | 전압-모드 드라이버에 대한 임피던스 및 스윙 제어 | |
KR102240296B1 (ko) | 수신기 및 이를 포함하는 디스플레이 | |
US10171273B2 (en) | Decision feedback equalizer and interconnect circuit | |
JP2010518749A (ja) | 高速低電力差動受信機RobertE.PalmerJohnW.Poulton | |
US10171274B2 (en) | Data transmission apparatus, data reception apparatus, data transmission and reception system | |
US11817861B2 (en) | Receiver including offset compensation circuit | |
US10135643B1 (en) | Decision feedback equalizer with distributed R-C network | |
Song et al. | A 13.5-mW 10-Gb/s 4-PAM Serial Link Transmitter in 0.13-$\mu\hbox {m} $ CMOS Technology | |
JP7448860B2 (ja) | 信号出力回路、送信回路及び集積回路 | |
US10341147B1 (en) | High performance equalizer achieving low deterministic jitter across PVT for various channel lengths and data rates | |
JP7231810B2 (ja) | 信号出力回路、送信回路及び集積回路 | |
KR20140126268A (ko) | 미스매칭된 차동 회로 | |
JP6295559B2 (ja) | 信号送信装置、信号受信装置及び信号伝送システム | |
US9559697B2 (en) | Transmitter circuit and semiconductor integrated circuit | |
US20240113923A1 (en) | Method and apparatus for low latency charge coupled decision feedback equalization | |
US20230171132A1 (en) | Offset detector circuit for differential signal generator, receiver, and method of compensating for offset of differential signal generator | |
CN112671351B (zh) | 一种应用于千兆以太网接收器系统的模拟前端电路 | |
JP2001168927A (ja) | 半導体集積回路装置 | |
KR20230080278A (ko) | 수신기 | |
CN117478463A (zh) | 均衡器电路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230126 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20240123 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20240130 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240212 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7448860 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |