KR102240296B1 - 수신기 및 이를 포함하는 디스플레이 - Google Patents

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KR102240296B1
KR102240296B1 KR1020140147444A KR20140147444A KR102240296B1 KR 102240296 B1 KR102240296 B1 KR 102240296B1 KR 1020140147444 A KR1020140147444 A KR 1020140147444A KR 20140147444 A KR20140147444 A KR 20140147444A KR 102240296 B1 KR102240296 B1 KR 102240296B1
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아미르해니 아미르
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Abstract

예측적 탭을 위한 오프셋을 제공하기 위해, 하나 이상의 전계 효과 트랜지스터(FET)의 바디 바이어스를 사용하는 예측적 결정 피드백 이퀄라이저가 제공된다. 일 실시예에서, 예측적 결정 피드백 이퀄라이저의 예측 탭은 차동 증폭기 구성 내에서 두 FET로 구성된 차동 증폭기를 포함하며, 하나 또는 두 FET의 바디 바이어스는 차동 증폭기 내에서 오프셋을 제공하도록 제어된다. 일 실시예에서, 바디 바이어스 전압을 제공하기 위해 DAC 저항기를 구동하는 전류 DAC이 사용되며, 전류 DAC의 전류 소스의 바이어스를 제어하기 위해 최대 가능 DAC 출력 전압을 형성하는 복제 회로를 포함하는 피드백 회로가 사용된다.

Description

수신기 및 이를 포함하는 디스플레이{RECEIVER AND DISPLAY INCLUDING THE SAME}
이하 설명은 이상적이지 않은(예를 들어, 손실성) 채널을 통한 디지털 데이터 전송에 관한 것이며, 보다 상세하게는 이상적이지 않은 채널을 통한 전송의 결과로 나타나는 심볼 간 간섭을 완화하기 위한 예측적 결정 피드백 이퀄라이저에 관한 것이다.
고속 디지털 데이터 링크는 특히 전송 채널 내에 손실, 반사 또는 기타 불완전성이 있는 상황에서 심볼 간 간섭으로 인한 어려움을 겪을 수 있다. 심볼 간 간섭의 영향으로 주어진 클록 사이클 동안 수신된 신호가 해당 클록 사이클 동안 송신기에서 송신된 비트와 그 이전의 수 회의 클록 사이클 동안 송신된 비트들의 선형 조합이 될 수 있다. 심볼 간 간섭의 영향은 결정 피드백 이퀄라이제이션(decision feedback equalization: DFE)이라 불리는 기술을 사용하여 완화될 수 있으며, 이 기술은 수신된 신호를 수 회의 이전 클록 사이클 동안 수신된 비트들의 선형 조합에 대하여 각각의 클록 사이클 동안 샘플링 시점에 교정하는 것을 포함한다.
바로 직전에 수신된 비트로부터의 기여는 제 1 탭(tap)이라고 불리며, 예측적 결정 피드백 이퀄라이제이션(예측적 DFE, 추측적(speculative) DFE 또는 루프 펼침(loop-unrolled) DFE로도 불림)으로 불리는 기술을 사용하여 생성될 수 있는데, 이 기술에서는 한 항은 바로 전에 수신된 비트에서의 수신된 1에 해당하고 다른 한 항은 수신된 0에 해당하는 두 개의 교정항이 계산되어, 바로 이전의 클록 사이클 상에서 수신된 비트의 이진 값이 사용 가능해지는 순간, 이 두 교정항 중 적절한 항이 멀티플렉서(MUX)를 사용하여 선택된다.
특히, 전류 디지털 아날로그 컨버터(DAC)는 비교기(comparator)의 출력 전류에 전류를 더하기 위해 사용될 수 있으며, 이는 수신된 신호를 샘플링하기 위해 사용되는 클록 동작 비교기 내에서 차동 쌍으로 구현될 수 있다. 출력에 더해진 전류는 올바른 크기 조절 요소로써 이전의 비트를 효과적으로 구현한다. 이 접근 방식은 여러 단점을 가지고 있다. DAC은 전력을 소모하며, 정전 용량 부하를 나타내기 때문에, 회로의 속도를 제한한다.
따라서, 적절한 전력을 소모하면서 개선된 속도를 성취하는 예측적 피드백 이퀄라이제이션을 위한 시스템이 요구되고 있다.
예측적 결정 피드백 이퀄라이저에서, 하나 또는 그 이상의 전계 효과 트랜지스터(FET)의 바디 바이어스가 예측적 탭을 위한 오프셋을 제공하기 위해 사용된다. 일 실시예에서, 예측적 결정 피드백 이퀄라이저의 예측 탭은 차동 증폭기 구성 내에서 두 FET로 구성된 차동 증폭기를 포함하며, 하나 또는 두 FET의 바디 바이어스는 차동 증폭기 내에서 오프셋을 제공하도록 제어된다. 일 실시예에서, 바디 바이어스 전압을 제공하기 위해 DAC 저항기를 구동하는 전류 DAC이 사용되며, 전류 DAC의 전류 소스의 바이어스를 제어하기 위해 최대 가능 DAC 출력 전압을 형성하는 복제 회로를 포함하는 피드백 회로가 사용된다.
본 발명의 일 실시예에 따르면, 제 1 전계 효과 트랜지스터(FET) 및 제 2 FET가 차동 쌍의 구성으로 연결되는 제 1 전계 효과 트랜지스터(FET) 및 제 2 FET를 포함하는 제 1 차동 증폭기; 제 1 DAC 출력이 상기 제 1 FET의 벌크 단자로 연결되는 제 1 DAC 출력을 포함하는 전압 모드 디지털 아날로그 컨버터(DAC); 및 상기 DAC으로 연결되는 DAC 전압 제한 회로를 포함하는 예측적 결정 피드백 이퀄라이제이션을 가지는 수신기가 제공된다.
일 실시예에서, 상기 DAC은 DAC 저항기, 복수의 분기, 및 바이어스 제어 입력을 포함하고; 상기 DAC 전압 제한 회로는 상기 제1 차동 증폭기의 공통 노드에 연결되는 기준 전압 입력, 상기 DAC의 복수의 분기 중 한 분기의 크기가 조절된 복제(replica)를 포함하며 복제 전압 출력을 가지는 복제 회로를 포함한다.
일 실시예에서, 상기 DAC의 복수의 분기 각각은 분기 전류 소스를 포함한다.
일 실시예에서, 상기 DAC의 제 1 분기의 분기 전류 소스는 제 1 게이트 폭을 가지는 FET로서 상기 FET의 게이트가 DAC의 바이어스 제어 입력으로 연결되는 FET를 포함하고, 상기 DAC의 복수의 분기들 중 나머지 분기들의 분기 전류 소스들은 상기 제 1 게이트 폭의 2의 거듭 제곱으로 증가하는 게이트 폭을 가지는 FET를 포함한다.
일 실시예에서, 상기 복제 회로는 직렬로 연결된 전류 소스 복제 FET, 스위칭 트랜지스터 복제 FET, 및 복제 저항기를 포함한다.
일 실시예에서, 상기 DAC의 복수의 분기의 전류 소스 각각은 각각의 게이트 폭을 가지는 FET를 포함하고; 상기 복제 저항기의 저항은, k가 복제 크기 조절 요소(replica scaling factor)일 때, 상기 DAC 저항기의 저항의 k배이며; 상기 전류 소스 복제 FET의 게이트 폭은 상기 DAC의 복수의 분기의 분기 전류 소스들의 게이트 폭의 게이트 폭들의 합이다.
일 실시예에서, 상기 바이어스 회로는 제 1 입력 및 제 2 입력을 가지며, 상기 제 1 입력은 복제 전압 출력으로 연결되고 상기 제 2 입력은 기준 전압 입력으로 연결되는 피드백 증폭기를 포함한다.
일 실시예에서, 상기 피드백 증폭기는 상기 제 1 입력에서의 전압이 상기 제 2 입력에서의 전압과 실질적으로 동일게 유지하도록 구성된다.
일 실시예에서, 상기 피드백 증폭기는 출력을 포함하며, 상기 출력은 제 1 바이어스 제어 FET의 게이트로 연결되고, 상기 제 1 바이어스 제어 FET는 제 2 바이어스 제어 FET와 직렬로 연결되며, 상기 제 2 바이어스 제어 FET는 다이오드로 연결된다.
일 실시예에서, 상기 제 2 바이어스 제어 FET는 전류 미러에서 기준 장치로 작동하도록 구성되며, 상기 전류 소스 복제 FET 및 상기 DAC의 분기 전류 소스의 FET들은 전류 미러에서의 미러 장치이다.
일 실시예에서, 상기 제 1 차동 증폭기의 상기 제 1 FET 및 상기 제 2 FET는 n-채널 FET이고; 상기 제 1 FET의 소스는 상기 제 1 차동 증폭기의 공통 노드에 연결되며; 상기 제 2 FET의 소스는 상기 제 1 차동 증폭기의 공통 노드에 연결된다.
일 실시예에서, 상기 수신기는 제 1 DAC 출력과 제 2 DAC 출력을 포함하는 차동 DAC이며, 상기 제 2 DAC 출력은 상기 제 2 FET의 벌크 단자에 연결된다.
일 실시예에서, 상기 DAC의 제 1 분기의 상기 전류 소스는 제 1 게이트 폭을 가지는 FET로서 상기 FET의 게이트가 상기 DAC의 바이어스 제어 입력으로 연결되는 FET를 포함하고, 상기 DAC의 복수의 분기들 중 나머지 분기들의 분기 전류 소스들은 상기 제 1 게이트 폭의 2의 거듭 제곱으로 증가하는 게이트 폭을 가지는 FET를 포함한다.
일 실시예에서, 상기 복제 회로는 직렬로 연결된 전류 소스 복제 FET, 스위칭 트랜지스터 복제 FET, 및 복제 저항기를 포함한다.
일 실시예에서, 상기 DAC의 복수의 분기의 각각의 분기 전류 소스는 각각의 게이트 폭을 가지는 FET를 포함하고; 상기 복제 저항기의 저항은, k가 복제 크기 조절 요소(replica scaling factor)일 때, 상기 DAC 저항기의 저항의 k배이며; 상기 전류 소스 복제 FET의 게이트 폭은 상기 DAC의 복수의 분기의 분기 전류 소스들의 게이트 폭의 게이트 폭들의 합이다.
일 실시예에서, 상기 바이어스 회로는 제 1 입력 및 제 2 입력을 가지며, 상기 제 1 입력은 복제 전압 출력으로 연결되고 상기 제 2 입력은 기준 전압 입력으로 연결되는 피드백 증폭기를 포함한다.
일 실시예에서, 상기 피드백 증폭기는 출력을 포함하며, 상기 출력은 제 1 바이어스 제어 FET의 게이트로 연결되고, 상기 제 1 바이어스 제어 FET는 제 2 바이어스 제어 FET와 직렬로 연결되며, 상기 제 2 바이어스 제어 FET는 다이오드로 연결된다.
일 실시예에서, 상기 수신기는 제 1 FET와 제 2 FET를 포함하는 제 2 차동 증폭기를 더 포함하며, 상기 제 1 및 제 2 FET는 서로 다른 쌍의 구성으로 연결된다.
일 실시예에서, 상기 제 1 DAC 출력은 상기 제 2 차동 증폭기의 제 2 FET의 벌크 단자로 연결되고, 상기 제 2 DAC 출력은 상기 제 2 차동 증폭기의 제 1 FET의 벌크 단자로 연결된다.
일 실시예에서, 상기 수신기는 디지털 출력을 포함하는 타이밍 컨트롤러; 및 IC 입력과 상기 IC 입력에 연결되는 제1 항에 따른 수신기의 수신기 입력을 포함하는 드라이버 집적회로 (IC)를 포함하며; 상기 타이밍 컨트롤러의 상기 디지털 출력은 상기 드라이버 IC의 상기 IC 입력으로 연결된다.
본 발명의 이러한 특징과 이점, 및 다른 특징과 장점은 명세서, 청구항 및 첨부된 도면을 참조하여 인식되고 이해될 수 있을 것이다:
도 1(A)는 이상적이지 않은(예를 들어, 손실성) 채널로의 입력 신호와 상기 이상적이지 않은 채널로부터의 출력을 도시하며, 심볼 간 간섭의 효과를 보여 주는 개략적 구성도이다.
도 1(B)는 심볼 간 간섭의 효과를 나타내는 신호, 및 심볼 간 간섭의 효과가 본 발명의 일 실시예에 따른 피드백 이퀄라이제이션에 의해 완화된 신호를 보여 주는 그래프이다.
도 2는 직접적 결정 피드백 이퀄라이제이션을 위한 시스템의 개략적 구성도이다;
도 3은 본 발명의 일 실시예에 따른 예측적 결정 피드백 이퀄라이제이션을 위한 시스템의 개략적 구성도이다.
도 4는 슬라이서의 출력에 전류 디지털 아날로그 컨버터(DAC)를 사용한 예측적 결정 피드백 이퀄라이제이션을 위한 시스템의 개략적 구성도이다.
도 5는 본 발명의 일 실시예에 따른 바디 바이어스를 가지는 슬라이서의 개략적 구성도이다.
도 6은 본 발명의 일 실시예에 따른 바디 바이어스를 제공하기 위한 전압 모드 DAC의 개략적 구성도이다.
도 7은 본 발명의 일 실시예에 따른 DAC 바이어스를 조절하기 위한 회로의 개략적 구성도이다.
도 8은 본 발명의 일 실시예에 따른 바디 바이어스를 사용하는 예측적 결정 피드백 이퀄라이제이션을 채용한 디스플레이의 블록도이다.
이하에서 첨부된 도면과 관련하여 기술된 상세한 설명은 본 발명에 따라 제공되는 예측적 결정 피드백 이퀄라이저(predictive decision feedback equalizers)를 위한 바디 바이어스 슬라이서 디자인(body-biased slicer design)의 실시예를 기술하기 위한 것이며, 본 발명을 구성하거나 사용하는 형태만을 나타내기 위한 것은 아니다. 본 설명은 예시된 실시예와 관련하여 본 발명의 특징을 기술한다. 하지만, 본 발명의 사상과 범위 내에서 구현되도록 의도된 다른 실시예에 의해서도 동일하거나 균등한 기능 및 구조가 성취될 수 있다. 본 발명의 다른 곳에서 표시된 바와 같이, 동일한 요소의 번호들은 동일한 요소 또는 특징을 나타내기 위한 것이다.
본 특허 출원은 2013년 10월 31일 출원되고, 제목이 "예측적 결정 피드백 이퀄라이저를 위한 바디 바이어스 슬라이스 디자인(BODY-BIASED SLICER DESIGN FOR PREDICTIVE DECISION FEEDBACK EQUALIZERS)"인 미국 예비 출원 제 61/898,421에 대한 우선권을 주장하여, 이에 따른 혜택을 받고자 하며, 상기 출원의 전체 내용은 본 명세서에 참조로써 통합되었다.
도 1A를 참조하면, 일 실시예에서 송신기에 의해 송신된 신호가 단일 정사각형 펄스(110)인 경우, 이 신호는 이상적이지 않은(예를 들어, 손실성) 채널(115)을 통해 전송된 후에 송신된 신호와는 다른 형태를 가지는 수신 신호(120)로 된다. 수신된 신호(120)는 주 샘플링 시간, 즉, 데이터가 수신기에서 샘플링되는 시간에 해당하는 샘플링 시간에 C0의 값을 가지며, 이상적이지 않은 채널의 불완전한 특성 때문에, 송신된 펄스(110)의 효과가 여러 샘플링 간격에 걸쳐 지속되어 잔여값 C1, C2 등으로 불리는 잔여 신호 값을 취하게 된다. 이러한 잔여 신호는 이어서 송신되는 데이터 펄스에 해당하는 신호와 같은 시간에 수신되고 그 위에 중첩되기 때문에 심볼 간 간섭을 야기한다.
도 1B를 참조하면, 수신기에서 송신된 펄스가 0인지 1인지에 대한 결정이 수신기로 보내진 이후에 결정 피드백 이퀄라이제이션이 사용될 수 있다. 일단 이러한 결정이 내려지면, 송신된 펄스의 형태가 추정되고, 여러 샘플링 시간 지연에서의 잔여값들이 계산되며, 이렇게 계산된 잔여값들을 이어서 수신되는 신호(120)에서 빼서 보정된 신호(125)에서 심볼 간 간섭의 영향을 감소시킨다.
도 2를 참조하면, 관련된 기술의 실시예에서, 수신된 신호를 클록 동작 비교기(210)로, 이어서 시프트 레지스터(220)로 처리함으로써 직접적 DFE가 성취된다. 클록 동작 비교기의 출력과 시프트 레지스터의 탭을 포함하는 각각의 연속적인 탭(230)은 이전 샘플링 시간에 수신한 비트를 포함한다. 각각의 탭(230)에는 잔여값에 해당하는 상수가 곱해지고, 수신 신호에 피드백되어 더해지며, 이로써 이전에 수신된 비트로부터의 잔여값을 소멸시키게 된다. 최초의 탭으로부터의 경로는 임계 경로(critical path)라 불리며, 이는 이 경로를 따른 타이밍이 직접적 DFE 회로의 동작에 있어서 가장 큰 난제(challenge)를 제시하기 때문이다: 이 경로에서 이전의 비트가 해결되어 그 탭의 값(C1)이 곱해지며, 이후 일 회의 단위 간격(unit interval: UI)에서의 전류 입력으로부터 차감된다.
도 3을 참조하면, 관련된 기술의 일 실시예에 따른 예측적 DFE에서, 회로의 두 분기에서의 입력 신호에 다른 오프셋을 더하고 각 결과를 각각의 클록 동작 비교기(305, 310)에서의 디지털 값으로 변환함으로써 수신된 비트의 0 또는 1에 각각 해당하는 두 개의 가능한 결과가 사전에 계산된다. 이전에 수신된 비트가 0인지 1인지에 대한 결정이 수신기에서 내려지는 순간 멀티플렉서(315)에서 올바른 결과가 선택된다. 예측적 DFE는 하나 또는 그 이상의 예측 탭을 가질 수 있다. 도 4를 참조하면, 상기 사전 계산(pre-calculation)은 각각 전계 효과 트랜지스터(FET)로부터 구성된 차동 증폭기(410), 래치(415) 및 전류 DAC(420)를 포함하는 회로를 사용하여 성취될 수 있다. 상기 차동 증폭기와 래치는 클록의 보완 위상에 의해 클록 동작되어, 클록 동작 비교기 또는 "슬라이서(slicer)"를 형성하며 상기 전류 DAC는 오프셋 전류를 상기 차동 증폭기의 출력에 더해 준다. 본 방법에서 사용된 상기 전류 DAC는 추가적인 전력을 소모하며, 최초의 탭이 시스템에서 가장 클 탭일 수 있기 때문에, 전류 DAC를 상기 슬라이서에 연결함으로써 부과되는 기생 정전 용량과 이에 따른 회로 속도에서의 성능 감소가 상당할 수 있다.
도 5를 참조하면, 일 실시예에서, 예측적 DFE 회로에서 예측 탭, 예를 들어, 최초 탭이 능동적으로 스위칭을 수행하지 않으며 따라서 보정을 고속 노드에 더할 필요가 없을 것이라는 통찰적 예측이 예측적 DFE 회로에서 사용된다. 본 실시예의 슬라이서는 차동 증폭기(510) 및 래치(515)를 포함한다. 상기 차동 증폭기(510) 및 래치(515)는 제 1 클록 입력(516) 및 제 2 클록 입력(517)에 공급되는 클록의 보완 위상에 의해 클록킹(클록 동작)된다. 슬라이서의 차동 증폭기(510) 내의 트랜지스터 중 하나 또는 둘 모두의 네 번째 단자, 또는 "벌크(bulk)" 단자는 최초 탭 오프셋을 구현하기 위해 사용되며, 이 때 상기 최초 탭은 직접 데이터 경로 상에 위치하지 않는다. 상기 차동 증폭기(510)는 차동적 쌍의 구성 내에서 공통 노드, 또는"꼬리부(tail)"(520)의 각 FET의 한 단자에 연결된 두 개의 FET(535, 545)를 포함한다. 상기 차동 증폭기 오프셋은 오프셋 전압을 하나 또는 그 이상의 FET의 네 번째 단자에 가해지는 바이어스로서 제공함으로써 구현된다. 네 번째 단자에 대한 이러한 바이어스, 또는 "바디 바이어스(body bias, 기판 바이어스)"는 차동 증폭기(510)의 FET 중 하나에 가해지는 단일 단자 방식으로 가해지거나, 회로 내의 대칭성을 확보하기 위해 제 1 바이어스는 차동 증폭기(510)의 제 1 FET(535)의 네 번째 단자(530)에, 그리고 제 2, 보완적 바이어스는 차동 증폭기(510)의 제 2 FET(545)의 네 번째 단자(540)에 차동된 방식으로 가해질 수 있다.
일 실시예에서, 차동 바이어스는 도 6의 차동 DAC에 의해 생성된다. 이 DAC에서, n개의 전류 소스(610)의 각 집합이 전류를 공급하며, 이 때, n은 DAC의 비트 수이다. 각 전류 소스(610)는 FET를 포함하거나 이로써 구성되며, 이들 전류 소스 FET의 게이트는 DAC의 바이어스 제어 입력에서 외부로부터 공급될 수 있는 DAC 전류 소스 바이어스 전압에 연결된다. 각 전류 소스 FET의 게이트 폭은 세트 내의 이전 전류 소스 FET의 게이트 폭의 두 배와 같아서, 각 전류 소스(610)에 의해 공급되는 전류가 세트 내의 이전 전류 소스(610)의 전류의 두 배가 되도록 한다. 가장 작은 전류 소스 FET는 단위 전류 소스 게이트 폭이라 불리는 게이트 폭을 가지며, 단위 분기 전류라 불리는 분기 전류를 공급한다. 각 전류 소스는 제 1 DAC 스위칭 트랜지스터, 예를 들어, 스위칭 FET 615, 및 제 2 DAC 스위칭 트랜지스터, 예를 들어, 스위칭 FET 620를 포함하고, 제 1 DAC 출력(625) 및 제 2 DAC 출력(630)에 각각 연결되는 DAC의 두 분기에 전류를 공급한다. 각 분기의 스위칭 FET는 각각의 제어 신호에 의해 온 또는 오프로 전환될 수 있으며, 이들 제어 신호는 DAC의 출력을 제어한다. 다른 실시예에서, 직렬로 연결된 연속된 전류 소스 내의 전류들의 비율은 2와 다른 값을 가질 수 있으며, 또는 전류 소스에 의해 공급되는 전류들이 등비 수열을 형성하지 않을 수도 있다. 제 1 DAC 분기는 모두 제 1 저항기(635)에 연결되고, 제 2 DAC 분기는 모두 제 2 저항기(640)에 연결되어 제 1 저항기(635)와 제 2 저항기(640) 각각에 흐르는 총 전류가 두 개의 보완 DAC 출력(625, 630)에서 각각의 출력 전압을 생성하도록 한다. 단일 단자 DAC을 사용하는 실시예에서, 각 DAC 전류 소스(610)는 DAC의 하나의 분기에만 전류를 공급하며, 각 분기는 하나의 스위칭 FET를 포함하고, 상기 분기는 DAC 저항기에 연결되어, DAC의 분기에서 흐르는 총 전류가 DAC 출력에서의 전압을 생성하도록 한다. 일 실시예에서, 차동 DAC가 예측적 DFE 회로의 한 분기에 오프셋 전압을 공급하기 위해 사용되며, 동일한 차동 DAC가 제 2 분기에서 두 DAC 출력의 연결을 차동 증폭기 내 FET의 네 번째 단자로 반전시킴으로써 예측적 DFE 회로의 다른 분기에서 반대의 오프셋을 제공하기 위해 사용된다. 일 실시예에서, 바디 바이어스로서 공급되는 오프셋 전압은 DAC에 의해 공급되는 대신, 고정 전압 소스일 수 있는 오프셋 전압 소스의 또 다른 소스, 또는 "오프셋 전압 소스"에 의해 공급된다.
일 실시예에서, FET 디바이스에서 벌크가 순 바이어스(forward biasing)되는 것을 피할 필요가 있다. 이는 최대 DAC 출력 전압을 제한하기 위한 회로, 또는 "DAC 전압 제한 회로"를 사용하여 최대 DAC 출력 전압이 슬라이서 꼬리부의 전압보다 작게 하거나, 또는 최소한 상기 최대 DAC 출력 전압이 슬라이서 꼬리부 전압을 다이오드 강하보다 작은 양 만큼 초과하도록 함으로써, 벌크에서 다소 발생하는 순 바이어스로 인한 누설 전류가 작게 되도록 하여 성취될 수 있다. 최대 DAC 출력 전압은 모든 제 1 스위칭 FET(615)가 켜진 것, 또는 모든 제 2 스위칭 FET가 켜진 것에 해당하며, 결과적으로 최대 DAC 전류(전류 소스(610)에 의해 제공되는 총 전류)가 DAC 저항기(635, 640) 중 하나를 통해 구동된다. 도 7은 일 실시예에 따른 DAC 전압 제한 회로를 도시한다. 이 회로에서, 전류는 직렬로 연결된 전류 소스 복제(reflica) FET(710), 스위칭 트랜지스터 복제 FET(715), 및 복제 저항기(720)를 포함하거나 이들로 구성되는 복제 회로(705)를 통하여 접지로 흐른다. 전류 소스 복제 FET(710)의 게이트는 DAC 내의 전류 소스 FET의 게이트로(즉, DAC의 바이어스 제어 입력으로) 연결된다. 전류 소스 복제 FET의 게이트 폭은 단위 전류 소스 게이트 폭의 (2n-1)/k 배 이며, 스위칭 트랜지스터 복제 FET(715)는 예를 들어, 도시된 바와 같이 게이트의 접지에 의해 켜진다. 이러한 구성의 결과, 전류 소스 복제 FET(710), 스위칭 트랜지스터 복제 FET(715), 및 복제 저항기(720)를 통해 최대 DAC 전류의 1/k 배와 같은 양의 전류가 흐르게 되며, 여기서 k는 복제 크기 조정 요소이다. 상기 복제 저항기(720)는 복제 전압 출력(722)에서의 전압, 즉, 복제 저항기(720)에 걸친 전압 강하가 DAC의 최대 출력 전압과 같아 지도록, DAC 저항기(635, 640) 중 어느 하나의 저항의 k 배와 같은 저항을 가진다. 상기 저항기는 DAC 전류 소스 제어 전압을 제어하기 위한 음의 피드백 루프의 피드백 증폭기로서 구성된 작동 증폭기(op-amp)(725)의 반전된 입력에 연결된다. 상기 피드백 증폭기(725)의 비반전 입력(727)은 기준 전압 입력으로 작용하며, 슬라이서 꼬리부(520)에 연결된다(도 5). 상기 피드백 증폭기(725)는 기준 FET(730)에 연결된 다이오드를 통해 전류를 제어하는 전류 조절 FET(728)의 게이트를 구동한다. 상기 기준 FET(730)는 전류 소스 복제 FET(710) 및 전류 소스 FET를 DAC 내에 미러링 장치로 포함하는 전류 미러의 기준 장치이다.
복제 회로 내의 피드백 증폭기(725)의 반전 입력에서의 전압으로서 존재하는 최대 DAC 출력 전압이 슬라이서 꼬리부의 전압을 초과하기 시작할 때, 피드백 증폭기의 출력은 감소하게 되며, 전류 제어 FET(728)를 통해 흐르는 전류를 감소시키게 된다. 이러한 결과로, 기준 FET(730)를 통해 흐르는 전류가 감소하게 되며, 이에 따라, DAC 전류 소스 FET 및 전류 소스 복제 FET(710)를 통해 흐르는 전류도 감소하게 된다; 이러한 방식으로 피드백 증폭기(725)를 통한 피드백에 의해 최대 DAC 출력 전압이 슬라이서 꼬리부 전압을 초과하여 증가하는 것을 교정하게 된대.
작동 시에, 시스템 컨트롤러가 DAC 출력을 이상적이지 않은(예를 들어, 손실적) 채널의 행동 양식을 측정 또는 시뮬레이션한 결과를 바탕으로 작동 이전에 사전 결정된 값으로 설정하거나, 시스템 컨트롤러가 과거의 동작을 바탕으로 DAC 채널을 설정할 수 있으며, 이러한 설정(및 DFE 내 다른 DAC들의 설정)은 DFE의 성능이 만족스럽거나 최적화될 때까지 조정된다. 오류 탐지 코드가 송신된 데이터에 사용된 경우, DFE의 성능은 예를 들어, 비트 오류율을 기반으로 측정될 수 있다. 경사에 의한 하강 과정은 최소 또는 용인 가능한 비트 오류율을 찾아 내기 위해 사용될 수 있다.
슬라이서 꼬리부(520)에서의 전압은 상기 슬라이서가 클록 또는 차동 입력 쌍의 전환에 의해 제어되는 트랜지스터에 의해 접지로 연결되는 결과로 변동될 수 있다. 이러한 변동은 상기 변동이 거의 영향을 미치지 않도록 하기 위해 피드백 증폭기(725)에 의해 구현되는 제어 루프의 대역폭보다 충분히 위에 있을 수 있으며, 또는 이 변동은 보완적 클록 신호를 슬라이서 꼬리부 전압에 존재하는 주파수 변동을 없애도록 선택된 축전기를 가지는 슬라이서의 꼬리부에 연결함으로써 억제될 수 있다.
피드백 증폭기(725)에 의해 구현된 제어 루프의 이득 및 대역폭은 피드백 증폭기(725)의 이득과 대역폭 및 복제 저항기의 값을 포함하여 여러 요소들의 영향을 받는다. 일 실시예에서, 이 루프의 단일 이득 주파수는 100kHz와 10MHz 사이에서 빠른 기동을 제공하기에 충분히 높은 값으로, 그러나 루프 안정성을 저해할 정도로 높지는 않게 선택된다.
도 8을 참조하면, 일 실시예에서, 디스플레이(805)는 드라이버 집적회로 (드라이버 IC)(815)에 이상적이지 않은(예를 들어, 손실적) 채널(820)을 통해 고속 디지털 데이터를 보내도록 구성된 타이밍 컨트롤러(810)를 포함한다. 상기 드라이버 IC는 심볼 간 간섭에 의한 영향을 받은 신호를 수신하며, 본 발명의 일 실시예에 따른 심볼 간 간섭의 영향을 완화하도록 구성된 수신기를 포함한다.
본 명세서에서 예측적 결정 피드백 이퀄라이저를 위한 바디 바이어스 슬라이서 디자인의 특정한 실시예를 기술하였지만, 해당 분야에 통상의 기술을 가진 자라면 다양한 수정과 변경을 쉽게 구현할 수 있을 것이다. 예를 들어, 본 명세서에서 설명되고 예시된 회로에서, 슬라이서에 n-채널 FET가 사용되고 전압 모드 DAC에 p-채널 FET가 사용되었지만, p-채널 FET를 슬라이서에 사용하거나 n-채널 FET를 전압 모드 DAC에 사용하는 보완적인 회로를 채택할 수도 있다. 따라서, 본 발명의 원리에 따라 구성된 예측적 결정 피드백 이퀄라이저를 위한 바디 바이어스 슬라이서 디자인은 본 명세서에서 특정적으로 기술된 것과 달리 구현될 수 있는 것으로 이해되어야 한다. 본 발명은 또한 이하의 청구항 및 이와 균등한 사항에 의해 정의된다.

Claims (21)

  1. 예측적 결정 피드백 이퀄라이제이션을 가지는 수신기로서,
    제 1 전계 효과 트랜지스터(FET) 및 제 2 FET가 차동 쌍의 구성으로 연결되는 제 1 전계 효과 트랜지스터(FET) 및 제 2 FET를 포함하는 제 1 차동 증폭기;
    제 1 DAC 출력이 상기 제 1 FET의 벌크 단자로 연결되는 제 1 DAC 출력을 포함하는 전압 모드 디지털 아날로그 컨버터(DAC); 및
    상기 DAC으로 연결되는 DAC 전압 제한 회로를 포함하고,
    상기 DAC 전압 제한 회로는,
    상기 DAC의 최대 DAC 출력 전압과 동일한 복제 전압을 생성하는 복제 회로; 및
    상기 최대 DAC 출력 전압을 제어하는 제어 전압을 생성하는 피드백 증폭기를 포함하고,
    상기 제어 전압은, 상기 복제 전압과 상기 차동 쌍의 구성의 꼬리부의 전압 사이의 차이에 비례하는,
    수신기.
  2. 예측적 결정 피드백 이퀄라이제이션을 가지는 수신기로서,
    제 1 전계 효과 트랜지스터(FET) 및 제2 FET가 차동 쌍의 구성으로 연결되는 제 1 전계 효과 트랜지스터(FET) 및 제 2 FET를 포함하는 제 1 차동 증폭기;
    제 1 DAC 출력이 상기 제 1 FET의 벌크 단자로 연결되는 제 1 DAC 출력을 포함하는 전압 모드 디지털 아날로그 컨버터(DAC); 및
    상기 DAC으로 연결되는 DAC 전압 제한 회로를 포함하고,
    상기 DAC은
    DAC 저항기,
    복수의 분기, 및
    바이어스 제어 입력을 포함하고;
    상기 DAC 전압 제한 회로는
    상기 제 1 차동 증폭기의 공통 노드에 연결되는 기준 전압 입력, 및
    상기 DAC의 복수의 분기 중 한 분기의 크기가 조절된 복제를 포함하고 복제 전압 출력을 가지는 복제 회로를 포함하는 것을 특징으로 하는 수신기.
  3. 제2 항에 있어서, 상기 DAC의 복수의 분기 각각은 분기 전류 소스를 포함하는 것을 특징으로 하는 수신기.
  4. 제3 항에 있어서, 상기 DAC의 제 1 분기의 분기 전류 소스는 제 1 게이트 폭을 가지는 FET로서 상기 FET의 게이트가 DAC의 바이어스 제어 입력으로 연결되는 FET를 포함하고, 상기 DAC의 복수의 분기들 중 나머지 분기들의 분기 전류 소스들은 상기 제 1 게이트 폭의 2의 거듭 제곱으로 증가하는 게이트 폭을 가지는 FET를 포함하는 것을 특징으로 하는 수신기.
  5. 제3 항에 있어서, 상기 복제 회로는 직렬로 연결된 전류 소스 복제 FET, 스위칭 트랜지스터 복제 FET, 및 복제 저항기를 포함하는 것을 특징으로 하는 수신기.
  6. 제5 항에 있어서,
    상기 DAC의 복수의 분기의 각각의 분기 전류 소스는 각각의 게이트 폭을 가지는 FET를 포함하고;
    상기 복제 저항기의 저항은, k가 복제 크기 조절 요소일 때, 상기 DAC 저항기의 저항의 k배이며;
    상기 전류 소스 복제 FET의 게이트 폭은 상기 DAC의 복수의 분기의 분기 전류 소스들의 게이트 폭의 게이트 폭들의 합인 것을 특징으로 하는 수신기.
  7. 제5 항에 있어서,
    상기 DAC 전압 제한 회로는 제 1 입력 및 제 2 입력을 가지며, 상기 제 1 입력은 복제 전압 출력으로 연결되고 상기 제 2 입력은 기준 전압 입력으로 연결되는 피드백 증폭기를 포함하는 것을 특징으로 하는 수신기.
  8. 제7 항에 있어서,
    상기 피드백 증폭기는 상기 제 1 입력에서의 전압이 상기 제 2 입력에서의 전압과 동일하게 유지하도록 구성되는 것을 특징으로 하는 수신기.
  9. 제8 항에 있어서,
    상기 피드백 증폭기는 출력을 포함하며, 상기 출력은 제 1 바이어스 제어 FET의 게이트로 연결되고, 상기 제 1 바이어스 제어 FET는 제 2 바이어스 제어 FET와 직렬로 연결되며, 상기 제 2 바이어스 제어 FET는 다이오드로 연결되는 것 특징으로 하는 수신기.
  10. 제9 항에 있어서,
    상기 제 2 바이어스 제어 FET는 전류 미러에서 기준 장치로 작동하도록 구성되며, 상기 전류 소스 복제 FET 및 상기 DAC의 분기 전류 소스의 FET들은 전류 미러에서의 미러 장치인 것을 특징으로 하는 수신기.
  11. 제10 항에 있어서,
    상기 제 1 차동 증폭기의 상기 제 1 FET 및 상기 제 2 FET는 n-채널 FET이고;
    상기 제 1 FET의 소스는 상기 제 1 차동 증폭기의 공통 노드에 연결되며;
    상기 제 2 FET의 소스는 상기 제 1 차동 증폭기의 공통 노드에 연결되는 것을 특징으로 하는 수신기.
  12. 제2 항에 있어서,
    상기 DAC은 제 1 DAC 출력과 제 2 DAC 출력을 포함하는 차동 DAC이며, 상기 제 2 DAC 출력은 상기 제 2 FET의 벌크 단자에 연결되는 것을 특징으로 하는 수신기.
  13. 제12 항에 있어서,
    상기 DAC의 복수의 분기들 각각은 분기 전류 소스를 포함하는 것을 특징으로 하는 수신기.
  14. 제13 항에 있어서,
    상기 DAC의 제 1 분기의 상기 분기 전류 소스는 제 1 게이트 폭을 가지는 FET로서 상기 FET의 게이트가 상기 DAC의 바이어스 제어 입력으로 연결되는 FET를 포함하고, 상기 DAC의 복수의 분기들 중 나머지 분기들의 분기 전류 소스들은 상기 제 1 게이트 폭의 2의 거듭 제곱으로 증가하는 게이트 폭을 가지는 FET를 포함하는 것을 특징으로 하는 수신기.
  15. 제13 항에 있어서,
    상기 복제 회로는 직렬로 연결된 전류 소스 복제 FET, 스위칭 트랜지스터 복제 FET, 및 복제 저항기를 포함하는 것을 특징으로 하는 수신기.
  16. 제15 항에 있어서,
    상기 DAC의 복수의 분기의 각각의 분기 전류 소스는 각각의 게이트 폭을 가지는 FET를 포함하고;
    상기 복제 저항기의 저항은, k가 복제 크기 조절 요소일 때, 상기 DAC 저항기의 저항의 k배이며;
    상기 전류 소스 복제 FET의 게이트 폭은 상기 DAC의 복수의 분기의 분기 전류 소스들의 게이트 폭의 게이트 폭들의 합인 것을 특징으로 하는 수신기.
  17. 제15 항에 있어서,
    상기 DAC 전압 제한 회로는 제 1 입력 및 제 2 입력을 가지며, 상기 제 1 입력은 복제 전압 출력으로 연결되고 상기 제 2 입력은 기준 전압 입력으로 연결되는 피드백 증폭기를 포함하는 것을 특징으로 하는 수신기.
  18. 제17 항에 있어서,
    상기 피드백 증폭기는 증폭기 출력을 포함하며, 상기 증폭기 출력은 제 1 바이어스 제어 FET의 게이트로 연결되고, 상기 제 1 바이어스 제어 FET는 제 2 바이어스 제어 FET와 직렬로 연결되며, 상기 제 2 바이어스 제어 FET는 다이오드로 연결되는 것 특징으로 하는 수신기.
  19. 제12 항에 있어서,
    제 1 FET와 제 2 FET를 포함하는 제 2 차동 증폭기를 더 포함하며, 상기 제 2 차동 증폭기의 상기 제 1 및 제 2 FET는 서로 다른 쌍의 구성으로 연결되는 것을 특징으로 하는 수신기.
  20. 제19 항에 있어서,
    상기 제 1 DAC 출력은 상기 제 2 차동 증폭기의 제 2 FET의 벌크 단자로 연결되고, 상기 제 2 DAC 출력은 상기 제 2 차동 증폭기의 제 1 FET의 벌크 단자로 연결되는 것을 특징으로 하는 수신기.
  21. 디지털 출력을 포함하는 타이밍 컨트롤러;
    IC 입력과, 제1 항에 따른 수신기를 포함하는 드라이버 집적회로 (IC); 및
    상기 IC 입력에 연결된, 상기 수신기의 수신기 입력을 포함하며,
    상기 타이밍 컨트롤러의 상기 디지털 출력은 상기 드라이버 IC의 상기 IC 입력으로 연결되는 것을 특징으로 하는 디스플레이.
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