ITMI20110234A1 - Comparatore di una differenza di tensioni di ingresso con almeno una soglia - Google Patents

Comparatore di una differenza di tensioni di ingresso con almeno una soglia Download PDF

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ITMI20110234A1
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Domenico Attianese
Giorgio Oddone
Alberto Riva
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Dora Spa
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Description

CAMPO TECNICO
Questa invenzione concerne in generale i circuiti elettronici comparatori di tensione e più in particolare un comparatore di una differenza di tensioni di ingresso con almeno una soglia.
BACKGROUND
All’interno di un dispositivo può essere necessario confrontare due tensioni analogiche tra di loro per generare segnali logici in modo da consentire ad una parte digitale del dispositivo di prendere determinate decisioni basandosi sul risultato del confronto. In particolare, potrebbe essere necessario generare un segnale logico VOUT se il valore assoluto della differenza tra due tensioni di ingresso VIN1 e VIN2 à ̈ maggiore di un valore di riferimento VREF impostabile dall'utente all'interno di un range fissato, cioà ̈
VOUT = VIN1−VIN 2 > VREF
con
VREF∈<[>VREFmin,VREFMAX<]>
Uno schema elettrico di un comparatore noto à ̈ mostrato in FIG. 1 e sostanzialmente corrisponde a quello divulgato nel brevetto US 5,517,134. L'amplificatore operazionale OTA1 impone sulla resistenza R una tensione uguale al riferimento VREF e la corrente VREF/R viene specchiata nelle due resistenze R in serie. L'amplificatore operazionale OTA2 pone ad una tensione d'ingresso VIN2 il punto medio della serie di resistenze R, per cui i comparatori COMP1 e COMP2 confrontano l'altra tensione d'ingresso VIN1 rispettivamente con le tensioni VIN2+VREF e VIN2-VREF e, se almeno un'uscita dei due comparatori assume valore logico alto, viene generato un segnale logico VOUT alto per indicare che il valore assoluto della differenza tra le due tensioni di ingresso VIN1 e VIN2 eccede il riferimento VREF.
Questa soluzione presenta le seguenti limitazioni:
• ha un offset di ingresso elevato, poiché molti componenti utilizzati contribuiscono ad esso (gli operazionali OTA, i comparatori, lo specchio di corrente e i resistori):
• non funziona per tensioni VIN1 o VIN2 prossime a 0 V;
• ha una elevata occupazione di area dovuta alla presenza di due capacità di compensazione per gli operazionali;
• ha un elevato consumo di corrente a causa dei numerosi componenti presenti.
Un'altra architettura nota di comparatore à ̈ mostrata in FIG.2 ed à ̈ divulgata nel brevetto US 6,605,964. Essa utilizza due stadi differenziali con resistenze di degenerazione, i cui terminali di uscita sono opportunamente connessi tra di loro e collegati ad un carico attivo ACTIVE LOAD. La tensione di uscita VOUT à ̈ prelevata da un ramo di uscita del carico attivo. A un amplificatore differenziale vengono connessi i segnali di massa e il segnale VREF, oppure una coppia differenziale VREFL e VREFH tale che VREFH-VREFL=VREF. All’altro amplificatore differenziale vengono connessi i segnali di ingresso VIN1 e VIN2 in modo tale che il segnale più grande tra i due sia sempre collegato allo stesso MOS del differenziale e il segnale più piccolo sia sempre collegato all'altro MOS del differenziale. Per far sì che questo avvenga à ̈ necessario un selettore del segnale più grande, che può essere un comparatore COMP, che indichi quale tra le tensioni di ingresso VIN1 e VIN2 à ̈ la più grande.
I rami di uscita dei differenziali sono collegati tra loro in modo che la variazione di corrente dovuta allo sbilanciamento di uno stadio differenziale sia assorbita per intero dall’altro stadio differenziale, qualora venga applicato ad esso uno sbilanciamento di ugual valore e con il verso opportuno. In questo modo le correnti che circolano attraverso i due rami del carico attivo sono identiche e l’uscita risulta quindi in una zona di transizione: aumentando o diminuendo uno dei segnali dei differenziali la tensione di uscita VOUT commuta verso l’alto o verso il basso.
Le resistenze di degenerazione dei differenziali servono ad aumentare la linearità della differenza delle correnti in uscita dai due rami di ogni differenziale rispetto alla differenza tra le tensioni di ingresso applicate al differenziale stesso. Questo accorgimento permette di aumentare il range di funzionamento del circuito rispetto ai valori di tensione che il segnale VREF può assumere.
Invece di commutare le tensioni di ingresso VIN1 e VIN2, si potrebbe ottenere lo stesso risultato impiegando due strutture equivalenti, ognuna composta da due differenziali e un carico attivo, con le relative tensioni di uscita combinate in OR logico e in cui si abbia in una struttura una coppia di ingressi invertita rispetto all’altra struttura.
In questo modo però si utilizzerebbe un’area di silicio maggiore. La soluzione dell’uso di due strutture con uscite combinate in OR logica à ̈ invece indispensabile se si vuole che il comparatore funzioni anche per riferimenti VREF prossimi a 0 V. Infatti, in questo caso, il comparatore a singola struttura di FIG.2 non può funzionare dal momento che il comparatore stesso ha bisogno di un’isteresi per fare in modo che la sua uscita non oscilli a causa del rumore sempre presente nei circuiti elettronici.
Riassumendo, il comparatore di FIG. 2 ha i seguenti vantaggi rispetto al comparatore di FIG.1:
• offset di tensione di ingresso ridotto visto i pochi componenti che contribuiscono ad esso;
• funzionamento possibile anche per VIN1 e VIN2 vicini a 0 V;
• occupazione di area minore visto la mancanza di capacità di compensazione e il minor numero di blocchi impiegati;
• ridotto consumo di corrente (minor numero di blocchi presenti).
Gli svantaggi sono i seguenti:
• scambio degli ingressi di uno dei due differenziali necessario per effettuare l’operazione di modulo: questa operazione in genere può essere problematica visto che potrebbero crearsi spike sugli ingressi e visto che la commutazione degli ingressi richiede comunque un certo tempo;
• impossibilità di funzionamento per tensioni di VREF vicine a 0 V dato l’uso di un comparatore per lo scambio degli ingressi che abbia un’isteresi in modo da evitare oscillazioni quando gli ingressi hanno tensioni molto vicine tra di loro;
• consumo di corrente e occupazione di area dovuti alla presenza del comparatore e del sistema per lo scambio degli ingressi.
Sarebbe desiderabile un comparatore privo dei summenzionati inconvenienti che limitano le prestazioni delle architetture note delle FIGG.1 e 2.
SOMMARIO
Sono stati ideati nuove architetture di comparatori di tensione e un relativo metodo che ovviano agli inconvenienti delle architetture note discusse in precedenza.
Le nuove architetture di comparatori adatti a generare una tensione di uscita rappresentativa del confronto tra il valore assoluto della differenza tra due tensioni d'ingresso con una tensione di riferimento regolabile, comprendono un primo amplificatore differenziale d'ingresso ricevente le due tensioni d'ingresso e collegato ad una rete di carico attivo controllato da una tensione di controllo, un circuito di controllo che genera tale tensione di controllo rappresentativa della tensione di riferimento regolabile, e uno stadio di uscita avente almeno un circuito logico adatto a generare la tensione di uscita del comparatore come combinazione logica delle tensioni di uscita del primo amplificatore differenziale.
Secondo una forma di realizzazione, il circuito di controllo à ̈ sostanzialmente uguale all'amplificatore differenziale d'ingresso ed à ̈ controllato da una coppia differenziale di tensioni rappresentative della tensione di riferimento regolabile.
Tutte le architetture di amplificatore d'ingresso e di circuito di controllo possono essere realizzate secondo architetture duali di tipo "folded".
L'invenzione à ̈ definita nelle annesse rivendicazioni.
BREVE DESCRIZIONE DEI DISEGNI
La Figura 1 mostra un noto comparatore del valore assoluto di una differenza di tensioni di ingresso VIN1 e VIN2 con una soglia VREF.
La Figura 2 mostra un altro noto comparatore del valore assoluto di una differenza di tensioni di ingresso VIN1 e VIN2 con una soglia VREF.
La Figura 3 mostra un amplificatore differenziale d'ingresso e un circuito di controllo di una forma di realizzazione di un nuovo comparatore del valore assoluto di una differenza di tensioni di ingresso VIN1 e VIN2 con una soglia VREF.
La Figura 4 mostra uno stadio di uscita di una forma di realizzazione di un nuovo comparatore del valore assoluto di una differenza di tensioni di ingresso VIN1 e VIN2 con una soglia VREF.
Le Figure 5 e 6 sono rappresentazioni grafiche di caratteristiche elettriche del nuovo comparatore illustrato nelle FIGG.3 e 4.
La Figura 7 mostra un altro stadio di uscita di un nuovo comparatore con isteresi di una differenza di tensioni di ingresso VIN1 e VIN2 con una soglia di isteresi VREF.
La Figura 8 Ã ̈ una rappresentazione grafica in funzione di VIN1 esemplificativa che illustra il funzionamento dello stadio di uscita rappresentato in FIG.7.
La Figura 9 mostra un amplificatore differenziale d'ingresso e un circuito di controllo di un'altra forma di realizzazione di un nuovo comparatore del valore assoluto di una differenza di tensioni di ingresso VIN1 e VIN2 con il valore assoluto della differenza VREFH-VREFL e della differenza tra le tensioni di ingresso VIN1 e VIN2 con una seconda soglia VTHH-VTHL.
La Figura 10 mostra un amplificatore differenziale d'ingresso e un circuito di controllo di un'altra forma di realizzazione di un nuovo comparatore del valore assoluto di una differenza di tensioni di ingresso VIN1 e VIN2 con una soglia VREFH-VREFL avente una coppia di cascode identici.
La Figura 11 mostra un amplificatore differenziale d'ingresso e un circuito di controllo di un'altra forma di realizzazione di un nuovo comparatore, con architettura di tipo "folded", del valore assoluto di una differenza di tensioni di ingresso VIN1 e VIN2 con il valore assoluto della differenza VREFH-VREFL.
La Figura 12 mostra un altro stadio di uscita di un nuovo comparatore, con architettura di tipo "folded", del valore assoluto di una differenza di tensioni di ingresso VIN1 e VIN2 con il valore assoluto di una soglia VREF.
La Figura 13 Ã ̈ una rappresentazione grafica in funzione di VIN1 esemplificativa che illustra il funzionamento dello stadio di uscita rappresentato in FIG. 12.
La Figura 14 mostra un altro stadio di uscita di un nuovo comparatore, con architettura di tipo "folded", con isteresi di una differenza di tensioni di ingresso VIN1 e VIN2 con una soglia di isteresi |VREF|.
La Figura 15 mostra un altro amplificatore differenziale d'ingresso e relativo circuito di controllo di una forma di realizzazione di un nuovo comparatore di una differenza di tensioni di ingresso VIN1 e VIN2 con una soglia VREF.
La Figura 16 mostra la parte analogica di un altro stadio di uscita di una forma di realizzazione di un nuovo comparatore di una differenza di tensioni di ingresso VIN1 e VIN2 con una soglia VREF.
Le Figure da 17 a 20 mostrano forme di realizzazione alternative degli stadi di uscita delle FIGG. 4, 7, 12 e 14, rispettivamente, comprendenti specchi di corrente cascode.
DESCRIZIONE DI FORME DI REALIZZAZIONE ESEMPLIFICATIVE
Una nuova architettura di comparatore del valore assoluto della differenza tra due tensioni VIN1 e VIN2 con un riferimento VREF comprende un amplificatore differenziale d'ingresso, un circuito di controllo e uno stadio di uscita. Secondo una forma di realizzazione, l'amplificatore differenziale d'ingresso à ̈ mostrato in FIG.3, lo stadio di uscita e il circuito logico in FIG.4.
L'amplificatore differenziale d'ingresso, come il comparatore noto di FIG.2, ha un amplificatore differenziale d'ingresso controllato dalle tensioni VIN1 e VIN2 ed ha un carico attivo. Diversamente dal comparatore noto, il carico attivo à ̈ stabilito da una tensione di controllo VIREFL, generata da un circuito di controllo rappresentato a destra di FIG.3. Tale circuito di controllo ha almeno un transistore di carico connesso a diodo, identico ai transistori di carico dell'amplificatore differenziale d'ingresso, sul quale si genera la tensione di controllo VIREFL di livello commisurato alle tensioni differenziali VREFL e VREFH che rappresentano la tensione di riferimento VREF con la quale deve essere confrontato il valore assoluto della differenza delle due tensioni di ingresso.
Nella forma di realizzazione esemplificativa di FIG. 3, il circuito di controllo à ̈ quasi identico all'amplificatore differenziale d'ingresso e controlla i transistori di carico attivo dell'amplificatore differenziale d'ingresso con la stessa tensione di controllo del transistore connesso a diodo.
Le correnti di uscita dai rami del differenziale d'ingresso vengono confrontate con la corrente di riferimento che circola attraverso il MOS controllato dalla tensione VREFL.
In questo modo, una delle due correnti del differenziale d'ingresso supera la corrente di riferimento data dal circuito di controllo quando lo sbilanciamento |VIN2-VIN1| à ̈ maggiore di VREFH-VREFL, che à ̈ proprio la funzione voluta.
Lo stadio di uscita serve ad amplificare le tensioni OUT2H e OUT1H del primo stadio, ed à ̈ realizzato in modo da non introdurre offset sistematici in uscita. Per questo motivo, secondo la forma di realizzazione esemplificativa di FIG. 4, lo stadio di uscita ha transistori identici ai transistori di carico e controllati dalla tensione di controllo VIREFL e dalle tensioni OUT1H e OUT2H.
Quando lo sbilanciamento delle tensioni di ingresso VIN1 e VIN2 à ̈ pari allo sbilanciamento tra VREFH e VREFL e le tensioni di modo comune applicate ai due differenziali sono uguali, le tensioni dei nodi corrispondenti dell'amplificatore differenziale d'ingresso e del circuito di controllo sono uguali e si ha la condizione di commutazione dell’uscita.
L’uscita VOUT del comparatore viene quindi ottenuta mediante NAND logica dei segnali XOUT1H e XOUT2H. Infatti, se almeno uno dei due segnali à ̈ a zero, significa che il valore assoluto della differenza delle tensioni VIN2 e VIN1 à ̈ maggiore della differenza VREFH-VREFL.
Per abbattere gli errori sistematici che vengono a crearsi quando i valori di tensione di modo comune tra la coppia VIN1 e VIN2 e la coppia VREFH e VREFL sono diversi, si possono utilizzare dei cascode per i MOS dei differenziali, in modo che le tensioni drain-source dei MOS tra i due differenziali siano mantenute simmetriche. A tal fine, à ̈ anche stata eliminata la variazione della soglia dei MOS dei differenziali a causa dell’effetto di body, polarizzando il body dei MOS dei differenziali di ingresso e dei differenziali di controllo alla tensione presente tra le due resistenze R1 dei rispettivi differenziali. Anche nello stadio di uscita possono essere utilizzati dei cascode in modo da minimizzare la dipendenza della tensione di scatto dell’uscita rispetto alla tensione di alimentazione VCC e gli errori di "mirroring" dovuti alle diverse tensioni drain-source che si hanno sui vari MOS.
Le FIGG. 5 e 6 mostrano alcuni grafici in funzione di VIN1 dei principali segnali dei circuiti delle FIGG.3 e 4 per una tensione d'ingresso VIN2 circa uguale a 1.65V e per due diversi valori di VREFH-VREFL pari a 100 mV e a 200 mV.
Le correnti nei due rami dell'amplificatore differenziale d'ingresso tendono ad uguagliare le correnti nel circuito di controllo quando la differenza tra le tensioni d'ingresso in modulo si avvicina alla differenza VREFH-VREFL. Di conseguenza, le tensioni di uscita OUT1H e OUT2H hanno un andamento sigmoidale con soglie di scatto approssimativamente corrispondenti ai valori di tensione VIN1 alle quali il modulo della differenza VIN1-VIN2 eccede VREFH-VREFL.
Lo stadio di uscita di FIG. 4 genera i segnali XOUT1H e XOUT2H che sono delle repliche "squadrate" (e invertite) delle tensioni OUT1H e OUT2H, adatte ad essere combinate dal circuito logico (che nel caso esemplificato à ̈ una porta NAND) per generare la tensione di uscita VOUT, che assume un valore logico alto quando il valore assoluto della differenza tra le tensioni d'ingresso eccede VREFH-VREFL.
Il fatto che la tensione di controllo VIREFL sia generata dal circuito di controllo in funzione della coppia differenziale di tensioni di riferimento VREFH e VREFL, rende programmabile la soglia di scatto della tensione di uscita VOUT compensando allo stesso tempo eventuali non linearità dell'amplificatore differenziale d'ingresso. Inoltre lo stadio di uscita rende ripido il fronte di commutazione della tensione di uscita, minimizzando l'errore sistematico nella definizione della soglia di scatto.
La nuova architettura illustrata ha tutti i vantaggi della soluzione nota di FIG.2 e in più garantisce:
• offset di tensione di ingresso ridotto a parità di area di silicio utilizzata, data la mancanza del comparatore;
• funzionamento possibile anche per VIN1 e VIN2 prossimi a 0 V senza dover replicare la struttura;
• funzionamento anche per tensioni VREF vicine a 0 V;
• scambio degli ingressi di uno dei due differenziali evitato: nessun problema di possibili spike sugli ingressi e di timing dello scambio;
• ridotto consumo di corrente per l’assenza del comparatore d'ingresso.
La nuova architettura proposta può essere utilizzata come comparatore ad isteresi modificando il circuito logico dello stadio di uscita come mostrato in FIG.7, costituito da un latch SR al posto della porta NAND di FIG. 4. Applicando all'amplificatore differenziale d'ingresso un segnale da confrontare VIN1 con un riferimento VIN2, facendo in modo che la differenza VREFH-VREFL rappresenti l'isteresi voluta, la tensione di uscita VOUT rappresenterà il risultato del confronto tra VIN1 e VIN2 con l'isteresi VREFH-VREFL centrata rispetto a VIN2.
Il funzionamento del nuovo comparatore ad isteresi appena descritto, per VREFH-VREFL pari a 100 mV, Ã ̈ mostrato in FIG.8.
Se, oltre all’isteresi, si volesse avere un’ulteriore soglia regolabile di scatto VTHH-VTHL tra VIN1 e VIN2, ma non dipendente dallo stato dell’uscita, si può realizzare il circuito di controllo come mostrato in FIG.9 e uno stadio di uscita come mostrato in FIG. 7. L'ulteriore amplificatore differenziale del circuito di controllo, polarizzato con una corrente 2I pari alla corrente di polarizzazione dell'amplificatore differenziale d'ingresso, à ̈ controllato dalla coppia differenziale di tensioni VTHH e VTHL che rappresenta l'ulteriore soglia regolabile VTHH-VTHL. I due generatori di corrente di polarizzazione I impediscono che le correnti di polarizzazione nei due rami dell'ulteriore differenziale circolino attraverso il carico attivo dell'amplificatore differenziale d'ingresso. In questo modo à ̈ possibile ottenere un'isteresi positiva e un'isteresi negativa di diverso valore senza far ricorso ad anelli di retroazione della tensione di uscita, che potrebbero limitare il range di variazione delle tensioni d'ingresso VIN1 e VIN2 e che potrebbero limitare anche il valore minimo delle soglie di isteresi utilizzabili. Infatti, durante le commutazioni dei segnali collegati ai differenziali, se non si vuole limitare la banda con dei filtri per essere veloci e a meno di non utilizzare soluzioni particolari, si hanno spike sui vari nodi che, per soglie di isteresi piccole, possono far scattare di nuovo subito il comparatore erroneamente nel verso opposto, complicando così la progettazione dell'intero dispositivo.
Al fine di ridurre la dipendenza delle tensioni OUT1H e OUT2H dalla differenza tra la tensione di modo comune (VIN1+VIN2)/2 dei segnali di ingresso e la tensione di modo comune (VREFH+VREFL)/2 della coppia differenziale di tensioni di riferimento, si può collegare la coppia differenziale di transistori d'ingresso al carico attivo attraverso una coppia di cascode identici, come mostrato in FIG. 10, controllati con un generatore di tensione costante collegato come illustrato. Il funzionamento dell'architettura di FIG. 10 sarà immediatamente chiaro a qualsiasi tecnico esperto alla luce di quanto detto facendo riferimento all'architettura di FIG.3.
L'architettura di FIG. 10 Ã ̈ collegabile ad uno stesso stadio di uscita usato per l'architettura di FIG.3.
Le nuove architetture illustrate nelle FIGG.11 e 12 permettono di generare una tensione di uscita VOUT rappresentativa del confronto tra il valore assoluto della differenza tra le tensioni d'ingresso VIN1 e VIN2, e del valore assoluto della differenza tra le tensioni di riferimento VREFH e VREFL, in formula:
VOUT = (VIN1−VIN 2 > VREFH −VREFL )
Per realizzare tale funzione, sia l'amplificatore differenziale d'ingresso che l'amplificatore differenziale del circuito di controllo sono realizzati secondo un'architettura di tipo "folded", mostrata in FIG.11, corrispondente a quella di FIG.3, in cui i transistori di carico controllati dalla tensione VIREFL sono riferiti alla tensione di alimentazione superiore invece che a massa, come invece accade nella forma di realizzazione di FIG. 3. Tale architettura "folded" comprende dei cascode identici controllati in saturazione da una tensione VCASC e ulteriori generatori di corrente di polarizzazione. Lo stadio di uscita sarà preferibilmente realizzato come illustrato in FIG. 12, con un circuito logico che genera la tensione di uscita VOUT come XOR logica delle tensioni XOUT1H e XOUT2H.
Il funzionamento dell'architettura di comparatore illustrata nelle FIGG. 11 e 12 Ã ̈ illustrato in FIG.13.
Il nuovo comparatore appena descritto può essere trasformato in un comparatore con isteresi utilizzando lo stadio di uscita di FIG.14 invece di quello di FIG. 12, analogamente a quanto detto in precedenza con riferimento alla FIG. 7. Con lo stadio di uscita di FIG.14 il nuovo comparatore funziona nello stesso modo sia con una differenza VREFH-VREFL positiva oppure negativa.
Altre forme di realizzazione del nuovo comparatore possono essere ottenute con architetture di tipo "folded" corrispondenti a quelle delle FIGG. 9 e 10, usando uno degli stadi di uscita delle FIGG 12 e 14.
Secondo una forma di realizzazione meno preferita illustrata nelle FIGG. 15 e 16, che à ̈ più semplice da realizzare ma meno precisa di quella delle FIGG. 3 e 4, il circuito di controllo à ̈ sostanzialmente costituito da un transistore connesso a diodo polarizzato con una corrente I+ Δ I diversa dalla corrente di polarizzazione I di ciascuno dei due rami dell'amplificatore differenziale d'ingresso, di modo che la tensione VIREFL corrisponda alla soglia di tensione con la quale va confrontato il valore assoluto della differenza tra le tensioni VIN1 e VIN2 della coppia differenziale d'ingresso. In questo caso, la soglia à ̈ determinata stabilendo la corrente Δ I . La FIG.
16 mostra uno stadio di uscita adatto per l'architettura di FIG.15.
Anche in questo caso, Ã ̈ possibile realizzare corrispondenti architetture di tipo "folded" in modo da funzionare con isteresi positive e negative e le uscite del secondo stadio possono essere combinate come mostrato nei casi precedenti per realizzare le diverse funzioni.
L'architettura di comparatore delle FIGG. 15 e 16 à ̈ meno preferita perché più sensibile alle fluttuazioni di temperatura e della corrente di polarizzazione I. A questo inconveniente si potrebbe porre rimedio generando una corrente di polarizzazione variabile che tenga conto di queste cause di disturbo e mantenga il valore della tensione di isteresi il più costante possibile nelle varie condizioni di funzionamento.
Le FIGG. da 17 a 20 mostrano forme di realizzazione alternative degli stadi di uscita mostrati nelle FIGG. 4, 7, 12 e 14, rispettivamente, comprendenti specchi di corrente cascode.
Le rivendicazioni come depositate sono parte integrante di questa descrizione e sono qui incorporate per espresso riferimento.

Claims (12)

  1. RIVENDICAZIONI 1. Comparatore adatto a generare una tensione di uscita (VOUT) rappresentativa del confronto tra il valore assoluto della differenza tra due tensioni d'ingresso (VIN1, VIN2) con una tensione di riferimento regolabile (VREF), comprendente: un amplificatore differenziale d'ingresso avente una coppia differenziale di transistori d'ingresso ciascuno controllato da una rispettiva di dette tensioni d'ingresso (VIN1, VIN2), collegati ad una linea di polarizzazione comune a corrente costante attraverso rispettive resistenze di degenerazione (R1), la coppia differenziale essendo collegata, attraverso i terminali di corrente non collegati alle resistenze di degenerazione di emettitore o source (R1), ad una rete di carico attivo comprendente una coppia di transistori di carico identici con identiche resistenze di degenerazione (R2) controllati da una stessa tensione di controllo (VIREFL); un circuito di controllo, avente almeno un transistore connesso a diodo, controllato da detta tensione di controllo (VIREFL), identico a detti transistori di carico dell'amplificatore differenziale e con una resistenza di degenerazione identica a quella di detti transistori di carico, e una linea adatta a forzare in detto transistore connesso a diodo una corrente rappresentativa della tensione di riferimento regolabile (VREF); uno stadio di uscita comprendente almeno un circuito logico adatto a generare detta tensione di uscita attiva del comparatore (VOUT) come combinazione logica di repliche amplificate di tensioni intermedie (OUT1H, OUT2H) presenti sui terminali di corrente dell'amplificatore differenziale non collegati alle resistenze di degenerazione di emettitore o source (R1).
  2. 2. Il comparatore della rivendicazione 1, in cui detto circuito di controllo comprende un secondo amplificatore differenziale avente una seconda coppia differenziale di transistori d'ingresso ciascuno controllato da una rispettiva di dette tensioni di riferimento (VREFL, VREFH), collegati ad una linea di polarizzazione comune a corrente costante identica a quella del primo amplificatore differenziale attraverso rispettive resistenze di degenerazione (R1), la coppia differenziale essendo collegata, attraverso i terminali di corrente non collegati alle resistenze di degenerazione (R1), ad una coppia di transistori di carico identici, uno dei quali connesso a diodo, con identiche resistenze di degenerazione (R2) e controllati da detta tensione di controllo (VIREFL).
  3. 3. Il comparatore della rivendicazione 1, in cui detta linea di polarizzazione di detto circuito di controllo forza in detto transistore connesso a diodo una corrente diversa dalla metà della corrente di polarizzazione del differenziale di ingresso.
  4. 4. Il comparatore di una delle rivendicazioni da 1 a 3, in cui detto stadio di uscita comprende: due transistori di uscita identici tra loro e identici a detti transistori di carico e aventi identiche resistenze di degenerazione (R2), ciascun transistore di uscita essendo controllato da una rispettiva di dette tensioni intermedie (OUT1H; OUT2H) e generante, sul terminale di corrente non collegato alla rispettiva resistenza di degenerazione (R2), una tensione replica amplificata (XOUT1H; XOUT2H) della rispettiva tensione intermedia (OUT1H; OUT2H), una rete di polarizzazione di detti transistori di uscita con una corrente replica della corrente forzata attraverso detto transistore connesso a diodo del circuito di controllo; detto circuito logico essendo adatto a generare detta tensione di uscita attiva del comparatore (VOUT) come combinazione logica di dette tensioni replica amplificata (XOUT1H, XOUT2H).
  5. 5. Il comparatore della rivendicazione 4, in cui detto stadio di uscita comprende: un terzo transistore di uscita identico agli altri due avente un'identica resistenza di degenerazione (R2), controllato da detta tensione di controllo (VIREFL), uno specchio di corrente adatto a forzare, negli altri due transistori di uscita controllati da dette tensioni intermedie (OUT1H, OUT2H), una replica della corrente circolante nel terzo transistore di uscita.
  6. 6. Il comparatore di una delle rivendicazioni 4 e 5, in cui detto circuito logico dello stadio di uscita à ̈ adatto a generare detta tensione di uscita (VOUT) come NAND logica di dette tensioni replica amplificata (XOUT1H, XOUT2H).
  7. 7. Il comparatore di una delle rivendicazioni 4 e 5, in cui detto circuito logico dello stadio di uscita à ̈ un latch SR ricevente sugli ingressi set e reset negati una rispettiva di dette tensioni replica amplificata (XOUT1H, XOUT2H) e generante detta tensione di uscita (VOUT).
  8. 8. Il comparatore di una delle rivendicazioni da 1 a 7, in cui detto amplificatore differenziale d'ingresso comprende una coppia di cascode identici controllati da un generatore di tensione adatto a stabilire una caduta di tensione costante tra i terminali di controllo della coppia di cascode identici e il nodo comune delle resistenze di degenerazione (R1) della coppia differenziale di transistori d'ingresso.
  9. 9. Il comparatore della rivendicazione 8 quando dipendente dalla 2, in cui detto circuito di controllo comprende inoltre una coppia di cascode identici controllati da un generatore di tensione adatto a stabilire una caduta di tensione costante tra i terminali di controllo della coppia di cascode identici e il nodo comune delle resistenze di degenerazione (R1) della seconda coppia differenziale di transistori d'ingresso.
  10. 10. Il comparatore della rivendicazione 2, in cui detto circuito di controllo comprende inoltre un terzo amplificatore differenziale avente una terza coppia differenziale di transistori d'ingresso rispettivamente controllati da una seconda coppia differenziale di tensioni di riferimento (VTHL, VTHH), collegati ad una linea di polarizzazione comune a corrente costante identica a quella del primo amplificatore differenziale attraverso rispettive resistenze di degenerazione (R1), i terminali di corrente della terza coppia differenziale non collegati alle resistenze di degenerazione (R1) essendo collegati ai rispettivi terminali della prima coppia differenziale d'ingresso e ad una coppia di generatori di corrente di polarizzazione identici.
  11. 11. Il comparatore di una delle rivendicazioni da 1 a 10, in cui l'architettura di detto amplificatore differenziale d'ingresso à ̈ di tipo "folded" e detto stadio di uscita comprende almeno: due transistori di uscita identici tra loro e identici a detti transistori di carico e aventi identiche resistenze di degenerazione (R2), ciascun transistore di uscita essendo controllato da una rispettiva di dette tensioni intermedie (OUT1H; OUT2H) e generante, sul terminale di corrente non collegato alla rispettiva resistenza di degenerazione (R2), una tensione replica amplificata (XOUT1H; XOUT2H) della rispettiva tensione intermedia (OUT1H; OUT2H), una rete di polarizzazione di detti transistori di uscita con una corrente replica della corrente forzata attraverso detto transistore connesso a diodo del circuito di controllo; detto circuito logico essendo adatto a generare detta tensione di uscita attiva del comparatore (VOUT) come combinazione logica di dette tensioni replica amplificata (XOUT1H, XOUT2H).
  12. 12. Metodo di generazione di una tensione di uscita (VOUT) rappresentativa del confronto tra il valore assoluto della differenza tra due tensioni d'ingresso (VIN1, VIN2) con una tensione di riferimento regolabile, comprendente le operazioni di amplificare la dette tensioni d’ingresso mediante un amplificatore differenziale ad uscita differenziale, avente una coppia differenziale di transistori d'ingresso collegati ad una linea di polarizzazione comune a corrente costante attraverso rispettive resistenze di degenerazione (R1), e generanti rispettive correnti di uscita attraverso una rete di carico attivo comprendente una coppia di transistori di carico identici con identiche resistenze di degenerazione (R2) controllati da una stessa tensione di controllo (VIREFL) rappresentativa di detta tensione di riferimento regolabile (VREF) attraverso almeno un transistore connesso a diodo, controllato da detta tensione di controllo (VIREFL), identico a detti transistori di carico dell'amplificatore differenziale e con una resistenza di degenerazione identica a quella di detti transistori di carico, e polarizzato con una corrente costante; combinare logicamente repliche amplificate (OUT1H, OUT2H) delle tensioni d’ingresso mediante un circuito logico atto a produrre una tensione di uscita (VOUT) corrispondente ad una combinazione logica delle correnti di uscita di detta coppia differenziale dei transistori d’ingresso.
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