IT202100003350A1 - Circuiti e procedimenti di amplificatore multistadio - Google Patents

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Roberto Modaffari
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St Microelectronics Srl
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Description

TRADUZIONE del testo del brevetto europeo n. dal titolo: "Circuiti e procedimenti di amplificatore multistadio"
TESTO DELLA DESCRIZIONE
Campo tecnico
La descrizione si riferisce a circuiti amplificatori, ad esempio circuiti amplificatori completamente differenziali del tipo amplificatore operazionale a transconduttanza (in breve, OTA "Operational Transconductance Amplifier").
Una o pi? forme di attuazione possono essere applicate a un circuito amplificatore di carica idoneo per rilevare una variazione di carica in sensori capacitivi.
Sfondo tecnologico
I circuiti amplificatori come gli OTA sono idonei per un'ampia gamma di applicazioni elettroniche.
Uno svantaggio dei circuiti OTA esistenti ? dovuto all'esistenza di una pluralit? di possibili punti di polarizzazione stabile. Tale svantaggio pu? esistere indipendentemente dal tipo di transistori (per esempio, PMOS o NMOS) utilizzati per una coppia differenziale di ingresso dell?OTA.
Per esempio, vi ? un valore di punto di polarizzazione stabile indesiderato quando nodi di modo comune di ingresso e uscita si trovano a uno stesso valore costante (per esempio, per la coppia differenziale NMOS di ingresso o ?per la coppia differenziale PMOS di ingresso). Tale valore del punto di polarizzazione indesiderato pu?, per esempio, essere portato dall'uscita ai nodi di ingresso dello OTA attraverso un ramo del circuito di retroazione, in particolare un ramo di retroazione resistivo.
Di conseguenza, una fase di avviamento dello OTA pu? essere rilevante allo scopo di contrastare qualsiasi rischio di "latching" dell'amplificatore in condizioni di polarizzazione indesiderate.
Anche con un'adeguata fase di avviamento, una perturbazione sulla massa virtuale di un OTA multistadio durante il suo funzionamento normale, pu? ancora dar luogo a uno spegnimento indesiderato dello stadio amplificatore.
Scopo e sintesi
Uno scopo di una o pi? forme di attuazione ? contribuire a superare i summenzionati svantaggi.
Secondo una o pi? forme di attuazione, tale scopo pu? essere ottenuto per mezzo di un circuito che presenta le caratteristiche esposte nelle rivendicazioni che seguono. Un circuito di avviamento per un circuito amplificatore multistadio pu? essere esemplificativo di tale circuito.
Una o pi? forme di attuazione possono riferirsi a un corrispondente circuito amplificatore multistadio.
Una o pi? forme di attuazione possono riferirsi a un corrispondente procedimento. Un procedimento di avviamento per un OTA pu? essere esemplificativo di tale circuito.
Le rivendicazioni sono una parte integrante dell'insegnamento tecnico qui fornito con riferimento alle forme di attuazione.
Una o pi? forme di attuazione possono contrastare un deterioramento di prestazioni dovuto a variazioni circuitali di processo-tensione-temperatura (in breve, PVT, "Process-Voltage-Temperature").
Una o pi? forme di attuazione possono favorire l'aumento della robustezza del circuito contro non idealit?, ad esempio rumore e mancato accoppiamento, per esempio, che possono altrimenti ridurre la precisione.
Una o pi? forme di attuazione possono fornire un miglioramento efficace sulle soluzioni esistenti utilizzando una configurazione relativamente semplice.
Una o pi? forme di attuazione favoriscono il fornire una rete di avviamento senza perdita di prestazioni.
Una o pi? forme di attuazione possono favorire il fornire una soluzione compatta, con risparmio di area.
Breve descrizione di diverse viste dei disegni
Una o pi? forme di attuazione verranno adesso descritte, solo a titolo di esempio non limitante, con riferimento alle figure allegate, in cui:
la figura 1 ? un diagramma esemplificativo di un amplificatore di carica,
la figura 2 ? un diagramma circuitale esemplificativo di un amplificatore operazionale a transconduttanza,
la figura 3 ? un diagramma esemplificativo di un amplificatore di carica con interruttori di reset sulla sua massa virtuale,
la figura 4 ? un diagramma circuitale esemplificativo di un amplificatore operazionale a transconduttanza che presenta una porzione di circuito di avviamento,
la figura 5 ? un diagramma circuitale esemplificativo di una o pi? forme di attuazione di una porzione di circuito di avviamento,
la figura 6 ? un diagramma circuitale esemplificativo di un amplificatore cascode,
la figura 7 ? un diagramma circuitale esemplificativo di forme di attuazione alternative della figura 5.
Descrizione dettagliata di forma di attuazione esemplificative
Nella descrizione che segue, sono illustrati uno o pi? dettagli specifici, che puntano a fornire una comprensione approfondita di esempi di forme di attuazione di questa descrizione. Le forme di attuazione possono essere ottenute senza uno o pi? degli specifici dettagli, o con altri procedimenti, componenti, materiali, ecc. In altri casi, strutture, materiali o operazioni note non sono illustrate o descritte in dettaglio in modo che certi aspetti delle forme di attuazione non saranno offuscati.
Il riferimento a "una forma di attuazione" o "una sola forma di attuazione" nel quadro della presente descrizione ? inteso a indicare che una particolare configurazione, struttura, o caratteristica descritta in relazione alla forma di attuazione ? compresa in almeno una forma di attuazione. Quindi, frasi come "in una forma di attuazione" o "in una sola forma di attuazione" che possono essere presenti in uno o pi? punti della presente descrizione non si riferiscono necessariamente a una stessa e unica forma di attuazione.
Inoltre, particolari conformazioni, strutture, o caratteristiche possono essere combinate in qualsiasi modo adeguato in una o pi? forme di attuazione.
In tutte le figure qui allegate, parti o elementi simili sono indicati con riferimenti/numeri simili e una descrizione corrispondente non verr? ripetuta per brevit?.
I riferimenti qui utilizzati sono forniti unicamente per comodit? e quindi non definiscono l'estensione di protezione o la portata delle rivendicazioni.
La figura 1 illustra uno schema esemplificativo di un circuito amplificatore di carica 10 che pu? comprendere: un nodo di polarizzazione VR configurato per essere accoppiato a una qualche sorgente di tensione, in un modo di per s? noto;
un sensore capacitivo 12 accoppiato al nodo di riferimento VR e che presenta una capacit? differenziale, variabile, il cui valore ? C0 ? ?C;
un amplificatore operazionale a transconduttanza (OTA) 10, che pu? presentare:
- un nodo di ingresso non invertente VINp connesso al sensore 12 e accoppiato a un primo nodo di uscita VOUTn attraverso un primo ramo di retroazione comprendente una prima rete RC RF1, CF1, e
- un nodo di ingresso invertente VINn connesso al sensore 12 e accoppiato a un secondo nodo di uscita VOUTp attraverso un secondo ramo di retroazione comprendente una seconda rete RC RF2, CF2.
Un livello di tensione di modo comune di ingresso VCMIN, rispettivamente di uscita VCMOUT, dell?OTA 10 come esemplificato in figura 1 pu? essere espresso come:
A causa della presenza delle reti RC di retroazione RF1, CF1, RF2, CF2, pu? essere desiderabile avere livelli di tensione di modo comune di ingresso e uscita uguali, cio? VCMIN=VCMOUT=VCM.
Come esemplificato nelle figure 2 e 3, un diagramma circuitale di un OTA 10 come esemplificato in figura 1 pu? comprendere una configurazione multistadio di transistori elettronici.
Per semplicit?, forme di attuazione sono qui discusse con riferimento a una configurazione multistadio comprendente due stadi (differenziali), essendo d'altra parte inteso che tale numero di stadi ? puramente esemplificativo e non ? in alcun modo limitante, dal momento che una o pi? forme di attuazione possono teoricamente comprendere qualsiasi numero di stadi.
Per semplicit?, una o pi? forme di attuazione sono discusse nel seguito principalmente rispetto a un circuito OTA implementato utilizzando transistori NMOS come coppia differenziale, essendo d'altra parte inteso che tale tipo di tecnologia di transistori ? puramente esemplificativa e non ? in alcun modo limitante. Una o pi? forme di attuazione possono utilizzare PMOS o qualsiasi altro tipo di tecnologia di transistori.
Come esemplificato nella figura 2, un circuito OTA a due stadi 10 comprende una configurazione di, per esempio, transistori NMOS, la configurazione del circuito comprendendo:
una coppia di nodi di ingresso differenziali VINp, VINn dell?OTA 10,
un primo stadio differenziale comprendente una prima coppia differenziale di transistori M1, M2 che presentano un rispettivo percorso di corrente tra un rispettivo terminale di drain e un terminale di source comune VTAIL, i nodi di ingresso dello OTA 10 accoppiati ai rispettivi nodi di controllo VINp, VINn della prima coppia differenziale di transistori M1, M2,
una pluralit? di generatori di corrente, per esempio, almeno tre generatori di corrente M0, M7, M8 comprendenti transistori configurati per rispecchiare una corrente di "coda" nel terminale di source comune VTAIL della prima coppia differenziale di transistori M1, M2,
un secondo stadio differenziale comprendente una seconda coppia differenziale di transistori M5, M6 che presentano rispettivi nodi di controllo V1p, V1n accoppiati a rispettivi terminali di drain della prima coppia differenziale di transistori M1, M2, i transistori M5, M6 presentando un rispettivo percorso di canale tra un rispettivo nodo di drain accoppiato a una tensione di polarizzazione VDD e rispettivi nodi di uscita VOUTp, VOUTn; i rispettivi nodi di uscita VOUTp, VOUTn dei transistori M5, M6 sono accoppiati ai loro rispettivi nodi di controllo V1p, V1n attraverso un rispettivo condensatore di retroazione CC; due stadi di carico attivo M3, M4 accoppiati ai terminali di drain della prima coppia differenziale di transistori M1, M2, cio? ai terminali di controllo V1p, V1n della seconda coppia differenziale di transistori M5, M6, e a una tensione di riferimento/polarizzazione VDD; ciascuno stadio di carico attivo M3, M4 comprende una rispettiva coppia di primi transistori M3A, M4A e secondi transistori M3B, M4B, in cui: i) il terminale di controllo dei primi transistori M3A, M4A ? connesso a un nodo di controllo VCTRL del rispettivo stadio attivo M3, M4, e ii) i rispettivi secondi transistori M3B, M4B sono accoppiati al nodo di polarizzazione VDD e configurati per funzionare come generatori di corrente di una corrente di riferimento;
uno stadio di retroazione di modo comune di uscita (OCMFB, "Output Common Mode FeedBack") 20 accoppiato al terminale di controllo VCTRL dei due stadi di carico attivo M3, M4, lo stadio OCMFB 20 configurato per favorire la stabilit? di un punto di polarizzazione scelto da progetto, per esempio, un livello di tensione di modo comune di riferimento VCM=VCM0.
In una o pi? forme di attuazione, in un modo di per s? noto per gli esperti nel settore, una configurazione di carichi attivi M3, M4 come esemplificata nella figura 2 pu? favorire la compensazione dell'anello di retroazione di modo comune e risparmi di corrente sul secondo stadio, di uscita, del circuito OTA.
In aggiunta al livello di tensione di modo comune stabile selezionato VCM0, il circuito della figura 2 pu? presentare un secondo livello di tensione di modo comune parassita, stabile, ad esempio VCM = 0 Volt. Ci? pu? risultare dal fatto che i nodi V1p and V1n, quando i nodi di ingresso sono a massa, cio? VINp = VInn = 0 Volt, sono elevati (in "pull-up") al livello di tensione di polarizzazione VDD dai secondi transistori M3B, M4B dei carichi attivi M3, M4 (i cui nodi di controllo non sono pilotati dalla rete OCMFB 20). Di conseguenza, anche i nodi di uscita possono essere a massa, cio? VOUTp = VOUTn = 0 Volt, il valore parassita diventando di conseguenza il livello di tensione di modo comune. Come citato, questo punto di polarizzazione parassita pu? essere portato ai nodi di ingresso dello OTA come esemplificato nella figura 1 attraverso rami di retroazione, in particolare attraverso resistenze di retroazione e introducendo una retroazione di modo comune positiva e ponendo in latch il circuito nello stato VCMIN = VCMOUT = 0 Volt.
Un modo per contrastare il rischio di latch dello OTA sul punto stabile parassita prevede l'introduzione di una fase di avviamento comprendente una fase di reset allo scopo di forzare i nodi di ingresso VINp, VINn dell?OTA 10 al livello scelto di tensione di modo comune, per esempio, VCM = VCM0. Come esemplificato nella figura 3, ci? pu? prevedere dotare il circuito OTA 10 di nodi di modo comune VCM e accoppiare una coppia di interruttori S1, S2 tra tali nodi di modo comune VCM e i nodi di ingresso dello OTA 10, gli interruttori configurati per essere azionati da un segnale di reset RST da una logica di fase di avviamento (non visibile nella figura).
Come avviene spesso in varie applicazioni, in particolare in sistemi micro-elettro-meccanici (MEMS, "Micro-Electro-Mechanical Systems"), lo stimolo di modo comune pu? ancora avvenire sulla massa virtuale dello OTA durante il normale funzionamento, questo evento possibilmente dando luogo allo spegnimento dell'amplificatore 10.
Un primo approccio rispetto a questi problemi pu? prevedere introdurre un circuito di avviamento (?start-up circuit?) 40, come esemplificato nella figura 4. Nell'esempio considerato, il circuito di avviamento 40 pu? comprendere una coppia di transistori di avviamento M9A, M9B, per esempio, che impiegano tecnologia NMOS, che presentano rispettivi terminali di controllo accoppiati tra essi e a un nodo di polarizzazione VBIASn, la coppia di transistori di avviamento M9A, M9B presentando rispettivi percorsi di corrente attraverso di essi tra un rispettivo terminale drain accoppiato al rispettivo terminale di controllo V1p, V1n della seconda coppia differenziale M5, M6 e il terminale source comune VTAIL della prima coppia differenziale di transistori M1, M2.
Come esemplificato nella figura 4, il circuito di avviamento 40 ? progettato in modo che i transistori di avviamento M9A, M9B sono:
in un primo stato, per esempio, disattivato (?OFF-state?), quando i nodi di ingresso VINp, VINn dello OTA 10 sono polarizzati nel punto di polarizzazione scelto, per esempio, VCM = VCM0, e
in un secondo stato, per esempio, attivato (?ON-state?), quando una perturbazione di modo comune causa una caduta di tensione nei nodi di ingresso VINp, VINn dell?OTA 10, in modo che quando il nodo di source comune VTAIL della prima coppia differenziale M1, M2 "segue" questa caduta, un flusso di corrente attraversa i transistori M9A, M9B del circuito di avviamento, questo flusso di corrente agendo come un "pull-down" per i terminali di controllo V1p, V1n della seconda coppia differenziale di transistori M5, M6, bilanciando il "pull-up" realizzato dai rispettivi secondi transistori M3B, M4B dei carichi attivi M3, M4.
Opzionalmente, in aggiunta al circuito di avviamento 40 pu? anche essere presente il circuito OCMFB 20 (sebbene non visibile nella figura 4). In tale caso, il circuito di avviamento 40 ? efficace in funzione di quale parte di corrente di polarizzazione ? controllata dal circuito OCMFB 20 che pilota i primi transistori M3A, M4A degli stadi di carico attivo M3, M4. Per esempio, una bassa corrente gestita dal circuito OCMFB 20 pu? dare luogo a una stabilizzazione pi? facile e a una corrente pi? bassa sui rami di uscita dell?OTA 10, ponendo allo stesso tempo vincoli al circuito di avviamento 40, in particolare in termini di elevata conduttivit? per contrastare l'effetto di pull-up dei secondi transistori M3B, M4B degli stadi di carico attivo M3, M4. Questi vincoli possono presentare un costo in termini di occupazione di area del circuito di avviamento, che pu? richiedere da 50 a 100% della dimensione della coppia differenziale di ingresso M1, M2. Mantenere il circuito di avviamento 40 con una conduttivit? sufficientemente elevata su qualsiasi situazione PVT pu? portare a lasciare attivato il circuito di avviamento 40 anche quando il punto di polarizzazione corretto ? ripristinato da qualsiasi data variazione di modo comune di ingresso, con un impatto negativo sulla transconduttanza di ingresso dello stadio 10. Ci? pu? portare a una successiva riduzione delle prestazioni dello OTA 10 in termini di larghezza di banda e rumore, per esempio.
Come esemplificato nella figura 5, un circuito di avviamento migliorato 50, per esempio, in tecnologia NMOS, che pu? essere utilizzato al posto del circuito 40, comprende:
uno stadio differenziale di avviamento MSU1, MSU2, che presenta una coppia di nodi di ingresso VSUp, VSUn e una coppia di nodi di uscita V1p, V1n configurati per essere accoppiati ai terminali di controllo V1p, V1n della seconda coppia differenziale di transistori M5, M6 dell?OTA 10, lo stadio differenziale di avviamento comprendendo una coppia differenziale di transistori MSU1, MSU2 che presentano rispettivi terminali di controllo connessi ai nodi di ingresso VSUp, VSun dello stadio differenziale di avviamento, la coppia differenziale di transistori MSU1, MSU2 presentando un rispettivo percorso di corrente attraverso di essi tra un rispettivo nodo di drain, al nodo di uscita dello stadio differenziale di avviamento, e un nodo di source comune; una ulteriore coppia di transistori MSU4, MSU5, che presentano rispettivi terminali di controllo accoppiati a un nodo di polarizzazione VBIASsu e che presentano rispettivi percorsi di corrente attraverso di essi tra i nodi di uscita V1p, V1n del circuito differenziale di avviamento e il nodo di source comune VTAIL della prima coppia differenziale di transistori M1, M2 del primo stadio dell?OTA 10;
un transistore a specchio di corrente MSU3 che accoppia il nodo di source comune della coppia differenziale di avviamento con i terminali di controllo della ulteriore coppia di transistori MSU4, MSU5.
Come esemplificato nella figura 5, quando vi ? una caduta di tensione di modo comune ai nodi di ingresso VINn, VINp dello OTA 10, i terminali di controllo V1p, V1n della seconda coppia differenziale di transistori M5, M6 sono in "pull-up" a un livello di tensione pi? elevato, che porta a una corrente che scorre attraverso i transistori differenziali di avviamento MSU1 e MSU2; ci? pu? aumentare la loro rispettiva tensione di polarizzazione VGS, modificando sia il livello di tensione nei terminali di controllo VINp, VINn che il livello di tensione nel terminale di source comune. Di conseguenza, tale variazione durante la perturbazione di modo comune ? iniettata come corrente nei diodi MSU3 (per esempio, utilizzando un approccio a riutilizzo di corrente) e rispecchiata da essi e attraverso gli ulteriori transistori MSU4 e MSU5 indietro ai terminali di controllo V1p e V1n della seconda coppia differenziale di transistori M5, M6, ribilanciando la loro variazione di modo comune di ingresso. Ci? ? indicativo di un aumento dell'efficacia complessiva di pull-down della rete di avviamento 50.
In una o pi? forme di attuazione come esemplificate nella figura 5, il rapporto di specchio tra MSU3 e la coppia MSU4, MSU5 pu? essere utilizzata come parametro libero per ottimizzare la dimensione dei transistori.
Un ribilanciamento della seconda coppia differenziale di transistori M5, M6 attraverso l'applicazione di un effetto "pull-down" sui loro terminali di controllo V1p, V1n come pure sui terminali source VTAIL favorisce il funzionamento del circuito di avviamento 50 in un modo uguale teoricamente per qualsiasi situazione PVT. Inoltre, ci? pu? essere possibile utilizzando al contempo una quantit? ridotta di area (di circuito) in confronto a una soluzione come nella figura 4.
Come discusso in precedenza un circuito OTA 10 come esemplificato nella figura 2 pu? essere realizzato con qualsiasi tecnologia di transistore. Come esemplificato nella figura 6, ci? comprende la nota tecnologia cascode, in cui:
il primo stadio differenziale M1, M2 ? implementato utilizzando una coppia di configurazioni cascode di un rispettivo stadio a emettitore comune MNC1, MNC2, che alimenta un rispettivo stadio a base comune M1s, M2s con un rispettivo nodo cascode differenziale VCN1, VCN2 interposto tra di essi, nei due carichi attivi M3, M4, i primi transistori M3A, M4A sono implementati utilizzando una coppia di configurazioni cascode di un rispettivo stadio a emettitore comune MPC1, MPC2 che alimenta un rispettivo stadio a base comune M3As, M4As, con un rispettivo nodo cascode VCP1, VCP2 interposto tra di essi.
La figura 7 ? uno diagramma circuitale di un circuito di avviamento alternativo 70 idoneo per l'impiego in combinazione con l'implementazione cascode (si veda la figura 6) dell?OTA 10.
Come esemplificato nella figura 7, il circuito di avviamento cascode 70 pu? comprendere:
uno stadio di avviamento differenziale MSU1, MSU2, che presenta una coppia di nodi di ingresso VSUp, VSUn e una coppia di nodi di uscita VCP1, VCP2 configurati per essere accoppiati ai terminali di controllo V1p, V1n dei nodi di cascode dei primi transistori dei carichi attivi M3, M4 dello OTA 10, lo stadio differenziale di avviamento comprendendo una coppia differenziale di transistori MSU1, MSU2 che presentano rispettivi terminali di controllo connessi ai nodi di ingresso VSUp, VSun dello stadio differenziale di avviamento, la coppia differenziale di transistori MSU1, MSU2 presentando un rispettivo percorso di corrente attraverso di essi tra un rispettivo nodo di drain, nel nodo di uscita dello stadio differenziale di avviamento, e un nodo di source comune; una ulteriore coppia di transistori MSU4, MSU5, che presentano i rispettivi terminali di controllo accoppiati a un nodo di polarizzazione VBIASsu e che presentano i rispettivi percorsi di corrente attraverso di essi tra i nodi differenziali di cascode VCP1, VCP2 e il nodo di source comune VTAIL della prima coppia differenziale di transistori M1, M2 del primo stadio dello OTA 10;
un transistore a specchio di corrente MSU3 che accoppia il nodo di source comune della coppia differenziale di avviamento MSU1, MSU2 con i terminali di controllo della ulteriore coppia di transistori MSU4, MSU5.
PARTE FINALE DELLA DESCRIZIONE DA COMPLETARE DOPO LA FINALIZZAZIONE DELLE RIVENDICAZIONI
Si comprender? d'altra parte che le varie singole opzioni di implementazione esemplificate in tutte le figure che accompagnano questa descrizione non sono necessariamente intese per essere adottate nelle stesse combinazioni esemplificate nelle figure. Una o pi? forme di attuazione possono cos? adottare queste opzioni (d'altra parte non imperative) individualmente e/o in combinazioni differenti rispetto alla combinazione esemplificata nelle figure allegate.
Senza pregiudizio per i principi sottostanti, i dettagli e le forme di attuazione possono variare, anche significativamente, rispetto a ci? che ? stato descritto solo a titolo di esempio, senza allontanarsi dall'estensione di protezione. L'estensione di protezione ? definita dalle rivendicazioni allegate.

Claims (9)

RIVENDICAZIONI
1. Circuito di avviamento (50; 70) per un circuito amplificatore multistadio (10) comprendente una cascata di stadi differenziali comprendenti almeno un primo stadio differenziale (M1, M2), il circuito di avviamento (50; 70) comprendendo:
una coppia di nodi di ingresso (VSUp, VSUn) e almeno due nodi di uscita (V1p, V1n; VCP1, VCP2, VCN1, VCN2) configurati per essere accoppiati a detto circuito amplificatore multistadio (10),
uno stadio differenziale di avviamento comprendente una coppia differenziale di transistori (MSU1, MSU2) che presentano i rispettivi terminali di controllo accoppiati a detta coppia di nodi di ingresso (VSUp, VSUn) del circuito (50; 70), ciascun transistore (MSU1) in detta coppia differenziale di transistori (MSU1, MSU2) presentando un rispettivo percorso di corrente attraverso di esso tra un rispettivo nodo di uscita (V1p, V1n, VCP1, VCP2) in detti almeno due nodi di uscita (V1p, V1n; VCP1, VCP2, VCN1, VCN2) e un terminale di source comune, lo stadio differenziale di avviamento configurato per rilevare (MSU1, MSU2) una caduta di tensione di modo comune in detto primo stadio differenziale (M1, M2) di detto circuito amplificatore multistadio (10), una circuiteria di specchio di corrente (MSU3, MSU4, MSU5) comprendente una pluralit? di transistori in una configurazione a specchio di corrente accoppiati a detto terminale comune di detta prima coppia differenziale di transistori (MSU1, MSU2) e che presenta due nodi di uscita (V1p, V1n; VCN1, VCN2) in detti almeno due nodi di uscita (V1p, V1n; VCP1, VCP2, VCN1, VCN2),
in cui almeno due nodi di uscita (V1p, V1n; VCN1, VCN2) sono configurati per essere accoppiati almeno a detto primo stadio differenziale (M1, M2) di detto circuito amplificatore multistadio (10),
in cui detta circuiteria di specchio di corrente (MSU3, MSU4, MSU5) ? configurata per realizzare uno specchio di corrente di una variazione di corrente nel source comune di detto stadio differenziale di avviamento, compensando di conseguenza in detto primo stadio differenziale (M1, M2) di detto circuito amplificatore multistadio (10) detta caduta di tensione di modo comune rilevata.
2. Circuito (50) secondo la rivendicazione 1, in cui detti almeno due nodi di uscita (V1p, V1n; VCP1, VCP2, VCN1, VCN2) comprendono due nodi di uscita (V1p, V1n), e in cui detti due nodi di uscita di detta circuiteria di specchio di corrente (MSU3, MSU4, MSU5) sono ciascuno accoppiati a uno rispettivo di detti nodi di uscita della prima coppia differenziale di transistori (MSU1, MSU2).
3. Circuito secondo la rivendicazione 1 o la rivendicazione 2, in cui la circuiteria di specchio di corrente (MSU3, MSU4, MSU5) presenta un parametro di specchio di corrente che varia in funzione di rispettivi rapporti di dimensione di transistori nella pluralit? di transistori nella circuiteria di specchio di corrente (MSU3, MSU4, MSU5).
4. Amplificatore multistadio (10), comprendente: una coppia di nodi di ingresso (VINp, VINn) e una coppia di nodi di uscita (VOUTp, VOUTn),
una cascata di stadi differenziali (M1, M2, M5, M6) comprendenti almeno un primo stadio differenziale (M1, M2) accoppiato a detta coppia di nodi di ingresso (VINp, VINn) e un ulteriore stadio differenziale (M5, M6) accoppiato a detta coppia di nodi di uscita (VOUTp, VOUTn),
un circuito di avviamento (50; 70) secondo una qualsiasi delle rivendicazioni 1 a 3, il circuito di avviamento (50; 70) accoppiato almeno al primo stadio di ingresso differenziale (M1, M2).
5. Amplificatore multistadio secondo la rivendicazione 4, in cui detto primo stadio differenziale (M1, M2) comprende una prima coppia differenziale di transistori con un primo transistore (M1) e un secondo transistore (M2) ciascuno presentando un rispettivo percorso di corrente tra un rispettivo terminale di drain di uscita e un terminale di source comune (VTAIL), e in cui detto circuito di avviamento (50; 70) presenta un primo e un secondo nodo di uscita (V1p, V1n), il primo nodo di uscita (V1p) accoppiato a un primo terminale di drain di uscita di detto primo transistore (M1) della prima coppia differenziale di transistori di detto primo stadio differenziale (M1, M2) e il secondo nodo di uscita (V1n) accoppiato a un secondo terminale di drain di uscita di un secondo transistore (M2) di detta prima coppia differenziale di transistori del primo stadio differenziale (M1, M2).
6. Amplificatore multistadio secondo la rivendicazione 4, in cui:
detto primo stadio differenziale (M1, M2) comprende una prima coppia differenziale di transistori ciascuno presentando un rispettivo percorso di corrente attraverso di essi tra un rispettivo terminale di drain di uscita e un terminale di source comune (VTAIL),
l'amplificatore multistadio comprende inoltre stadi di carico attivo (M3, M4) accoppiati tra detti terminali di drain di uscita del primo stadio differenziale (M1, M2) e nodi di ingresso dell?almeno un ulteriore stadio differenziale, ciascuno stadio di carico attivo (M3, M4) comprendendo un interruttore (M3A, M4A) e un generatore di corrente (M3B, M4B) accoppiati tra di essi, e
detto circuito di avviamento (50; 70) ? inoltre accoppiato ad almeno uno di detto ulteriore stadio differenziale (M5, M6) e detti stadi di carico attivo (M3, M4).
7. Amplificatore multistadio secondo la rivendicazione 6, in cui il primo stadio differenziale (M1, M2) comprende una coppia di configurazioni cascode di un rispettivo stadio a emettitore comune (MNC1, MNC2) che alimenta un rispettivo stadio a base comune (M1s, M2s) con nodi differenziali di cascode (VCN1, VCN2) interposti tra di essi, e
in cui detti interruttori (M3A, M4A) di detti stadi di carico attivo (M3, M4) sono implementati utilizzando una coppia di configurazioni cascode di un rispettivo stadio a emettitore comune (MPC1, MPC2) che alimenta un rispettivo stadio a base comune (M3As, M4As) con un rispettivo nodo di cascode (VCP1, VCP2) interposto tra di essi,
in cui detto circuito di avviamento (50, 70) presenta una prima coppia di nodi di uscita (VCP1, VCP2) accoppiati a detti nodi di cascode (VCP1, VCP2) di detti interruttori (M3A, M4A) di detti stadi di carico attivo (M3, M4) e una seconda coppia (VCN1, VCN2) di nodi di uscita accoppiati a detti nodi differenziali di cascode (VCN1, VCN2) di detto primo stadio differenziale (M1, M2).
8. Amplificatore multistadio secondo la rivendicazione 6 o la rivendicazione 7, in cui i detti stadi di carico attivo (M3, M4) presentano almeno un terminale di controllo (VCTRL) configurato per azionare detti interruttori (M3A, M4A) in detti stadi di carico attivo (M3, M4), e in cui l'amplificatore multistadio comprende uno stadio di retroazione di modo comune di uscita (20), OCMFB, accoppiato al terminale di controllo (VCTRL) degli stadi di carico attivo (M3, M4).
9. Procedimento di funzionamento di un circuito amplificatore multistadio secondo una qualsiasi delle rivendicazioni 4 a 8, il procedimento comprendendo:
rilevare (MSU1, MSU2) una caduta di tensione di modo comune in detto primo stadio differenziale (M1, M2) di detto circuito amplificatore multistadio (10) mediante detto stadio differenziale di avviamento configurato per rilevare, realizzare uno specchio di corrente (MSU3, MSU4, MSU5) di una variazione di corrente in detto source comune di detto stadio differenziale di avviamento, e
compensare (V1p, V1n; VCP1, VCP2, VCN1, VCN2) in detto primo stadio differenziale (M1, M2) di detto circuito amplificatore multistadio (10), come risultato di detto specchio di corrente (MSU3, MSU4, MSU5), detta caduta di tensione di modo comune rilevata.
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