JP2008236339A - 半導体集積回路 - Google Patents

Abstract

【課題】より正確に参照電流をミラーすることが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路１００は、参照電流を出力する電流源１と、電流源１の他端に一端が接続されるとともに、ダイオード接続された第１のＭＯＳトランジスタ２と、第１のＭＯＳトランジスタ２のゲートにゲートが接続され、参照電流をカレントミラーした出力電流が流れる第２のＭＯＳトランジスタ３と、第１のＭＯＳトランジスタ２の他端と接地との間に接続された第１の可変抵抗４と、第２のＭＯＳトランジスタの他端と接地との間に接続された抵抗成分５と、第１のＭＯＳトランジスタ１の他端の第１の電位と第２のＭＯＳトランジスタの他端の第２の電位とを比較し、第１の電位と第２の電位とが等しくなるように、第１の可変抵抗４の抵抗値を制御するための信号を出力する第１のオペアンプ６と、を備える。
【選択図】図１

Description

本発明は、カレントミラー回路を有する半導体集積回路に関するものである。

カレントミラー回路は、ある参照電流の複製を生成する回路であり、従来、アナログ回路においてバイアス用途などに幅広く用いられている。

ダイオード接続された第１のｎ型ＭＯＳトランジスタにある参照電流を流したときに生成されるゲート電位を、第２のｎ型ＭＯＳトランジスタのゲートに与えることにより該参照電流をコピーする。ゲート−ソース間電圧が等しく、これらのＭＯＳトランジスタが飽和領域で動作する場合、これらのＭＯＳトランジスタに流れる電流は等しくなる（なお、ここでは、チャネル長変調効果は無視している。）。

しかし、例えば、上記第２のｎ型ＭＯＳトランジスタのソース−グランド間に抵抗成分が存在する場合、このノードに電流が流れることにより、これらのＭＯＳトランジスタのゲート−ソース間電圧に相違が生じ得る。

また、２つのＭＯＳトランジスタがレイアウト上で離れた位置にある場合など、グランド線の寄生抵抗成分などによっても、これらのＭＯＳトランジスタのゲート−ソース間電圧に相違が生じ得る。

これらのＭＯＳトランジスタのゲート−ソース間電圧に相違がある場合、これらのＭＯＳトランジスタの動作点は同一ではなくなり、参照電流は正しくミラーできない。

このカレントミラーのミスマッチは、ミラー元とミラー先のＭＯＳトランジスタを近距離に配線するなど、レイアウト時に特に配慮することができれば回避できる。

ここで、例えば、カレントミラー回路をソース接地アンプのバイアスに用いる場合がある。例えば、抵抗でディジェネレーションを行う場合は、ミラー元にも同じ電圧降下をもたらす抵抗を挿入することにより、２つのＭＯＳトランジスタのゲート-ソース間電圧は一致したまま保たれる。

しかし、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｒｅ）で用いられているような、金属配線で構成されたインダクタンスを用いた誘導性ディジェネレーションの場合は、補償が難しい。ミラー元のソースには、例えば、アンプ側のソース-グランド間抵抗のミラー比倍の抵抗を持たせる必要がある。上記金属配線を用いたインダクタンスは、通常、数十μm〜数百μmほどの直径でスパイラル構造を有している。この金属配線は、寄生抵抗（数〜数十Ωの抵抗成分）を有する。

すなわち、ミラー元に挿入する抵抗を同じ金属配線によって実現しようとすると、非常に大きな配線だけの領域が必要となり、現実的ではない。

また、該インダクタンスの抵抗値と同等の抵抗をポリ抵抗などで代用する方法もある。しかし、プロセスや温度などに対する抵抗値の変動特性が異なると、参照電流は正しくミラーできない。

ここで、従来の半導体集積回路には、カレントミラー回路を構成する２つのｎ型ＭＯＳトランジスタのドレイン電圧をオペアンプの差動入力端子にそれぞれ入力し、該オペアンプの出力電圧をミラー先のｎ型ＭＯＳトランジスタのドレインに接続された可変抵抗であるＭＯＳトランジスタのゲートに印可するものがある。このような構成により、該オペアンプは、カレントミラー回路を構成する２つのｎ型ＭＯＳトランジスタのドレイン電圧を同じ電圧に制御する（例えば、特許文献１参照。）。

上記従来の半導体集積回路により、チャネル長変調効果の影響を低減し、出力電圧の最小許容電圧をより低く設定することができる。

しかし、上記従来の半導体集積回路は、ミラー先のｎ型ＭＯＳトランジスタのソースとグランド電位との間に金属配線で構成されたスパイラルインダクタ等の抵抗成分がある場合に、ゲート−ソース間電圧の相違を補償するものではない。
特開２００６−２５４１１８号公報

本発明は、より正確に参照電流をカレントミラーすることが可能な半導体集積回路を提供することを目的とする。

本発明の一態様に係る実施例に従った半導体集積回路は、
電源に一端が接続され、参照電流を出力する電流源と、
前記電流源の他端に一端が接続されるとともに、ダイオード接続された第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲートにゲートが接続され、前記参照電流をカレントミラーした出力電流が流れる第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端と接地との間に接続された第１の可変抵抗と、
前記第２のＭＯＳトランジスタの他端と接地との間に接続された抵抗成分と、
前記第１のＭＯＳトランジスタの他端の第１の電位と前記第２のＭＯＳトランジスタの他端の第２の電位とが入力され、前記第１の電位と前記第２の電位とが等しくなるように前記第１の可変抵抗の抵抗値を制御するための信号を出力する第１のオペアンプと、を備え、
前記第１の可変抵抗は、前記第１のオペアンプの出力信号に基づいて、その抵抗値が制御されることを特徴とする。

本発明に係る半導体集積回路によれば、より正確に参照電流をカレントミラーすることができる。

以下、本発明に係る実施例について図面に基づいて説明する。

図１は、本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す図である。

図１に示すように、半導体集積回路１００は、電源ＶＤＤに一端が接続され、参照電流Ｉｉｎを出力する電流源１と、この電流源１の他端に一端（ドレイン）が接続されるとともに、ダイオード接続されたｎ型ＭＯＳトランジスタである第１のＭＯＳトランジスタ２と、この第１のＭＯＳトランジスタ２のゲートにゲートが接続され、参照電流Ｉｉｎをカレントミラーした出力電流Ｉｏｕｔが流れるｎ型ＭＯＳトランジスタである第２のＭＯＳトランジスタ３と、を備える。

なお、第１のＭＯＳトランジスタ２のサイズは、例えば、入力オフセットを極力小さくするように、十分大きく設計される。

また、本実施例においては、第２のＭＯＳトランジスタ３のドレイン電位の変動によるチャネル長変調効果は無視するものとする。

また、半導体集積回路１００は、第１のＭＯＳトランジスタ２の他端（ソース）と接地ＶＳＳとの間に接続された第１の可変抵抗４と、第２のＭＯＳトランジスタ３の他端（ソース）と接地ＶＳＳとの間に接続された抵抗成分５と、を備える。

第１の可変抵抗４は、例えば、ゲートに入力される信号に基づいてオン/オフするＭＯＳトランジスタである。

抵抗成分５は、例えば、ＬＮＡの誘導性ディジェネレーションである、金属配線で構成されたインダクタ（例えば、スパイラルインダクタ）である。また、抵抗成分５は、例えば、第１、第２のＭＯＳトランジスタ２、３がレイアウト上で離れた位置にある場合に、グランド線の寄生抵抗成分であってもよい。

また、半導体集積回路１００は、第１のＭＯＳトランジスタ２の他端（ソース）に非反転入力端子が接続されるとともに第２のＭＯＳトランジスタ３の他端（ソース）に反転入力端子が接続され、第１の可変抵抗４を構成する該ＭＯＳトランジスタのゲートに出力が接続された第１のオペアンプ６を備える。

この第１のオペアンプ６は、第１のＭＯＳトランジスタ２の他端（ソース）側の第１の電位Ｖ１と、第２のＭＯＳトランジスタ３の他端（ソース）側の第２の電位とを比較し、第１の電位Ｖ１と第２の電位Ｖ２とが等しくなるように、第１の可変抵抗４の抵抗値を制御するための信号を出力するようになっている。

すなわち、第１のオペアンプ６は、第１の電位Ｖ１が第２の電位Ｖ２よりも高い場合は抵抗値を減少させ、第１の電位Ｖ１が第２の電位Ｖ２よりも低い場合は抵抗値を増加させるように、第１の可変抵抗４を制御するようになっている。

また、例えば、第１の可変抵抗４がＭＯＳトランジスタで構成される場合、第１のオペアンプ６の出力信号に基づいて、該ＭＯＳトランジスタのオン抵抗が上述のように変動する。なお、該ＭＯＳトランジスタの動作領域は、第１、第２の電位Ｖ１、Ｖ２と該ＭＯＳトランジスタのサイズなどによって定まる。しかし、該ＭＯＳトランジスタは、上記機能を奏することができれば、線形領域、飽和領域などの領域で動作していてもよい。

ここで、第１、第２の電位Ｖ１、Ｖ２は、グランドに近い電位になることがある。したがって、第１のオペアンプ６はｐＭＯＳ入力のものが望ましく、入出力の電位がオペアンプ動作範囲を外れないようにする必要がある。

図２は、図１の第１のオペアンプ６をｐＭＯＳ入力とした場合の要部構成の一例を示す図である。

図２に示すように、第１のオペアンプ６は、電源ＶＤＤにソースが接続され、ゲートがドレインに接続されたｐ型ＭＯＳトランジスタ６ａと、このｐ型ＭＯＳトランジスタ６ａのドレインに一端が接続され、他端が接地ＶＳＳに接続された電流源６ｂと、電源ＶＤＤにソースが接続され、ゲートがｐ型ＭＯＳトランジスタ６ａのゲートに接続されたｐ型ＭＯＳトランジスタ６ｃと、を有する。

また、第１のオペアンプ６は、ｐ型ＭＯＳトランジスタ６ｃのドレインにソースが接続され、ゲートに第１の電位Ｖ１が入力されるｐ型ＭＯＳトランジスタ６ｄと、このｐ型ＭＯＳトランジスタ６ｄのドレインにドレインおよびゲートが接続され、接地ＶＳＳにソースが接続されたｎ型ＭＯＳトランジスタ６ｅと、ソースがｐ型ＭＯＳトランジスタ６ｃのドレインに接続され、ゲートに第２の電位Ｖ２が入力されるｐ型ＭＯＳトランジスタ６ｆと、このｐ型ＭＯＳトランジスタ６ｆのドレインにドレインが接続され、ゲートがｎ型ＭＯＳトランジスタ６ｅのゲートに接続され、ソースが接地ＶＳＳに接続されたｎ型ＭＯＳトランジスタ６ｇと、を有する。

また、第１のオペアンプ６は、電源ＶＤＤにソースが接続され、ｐ型ＭＯＳトランジスタ６ａのゲートにゲートが接続されたｐ型ＭＯＳトランジスタ６ｈと、このｐ型ＭＯＳトランジスタ６ｈのドレインにドレインが接続され、ｐ型ＭＯＳトランジスタ６ｆのドレインにゲートが接続され、接地ＶＳＳにソースが接続されたｎ型ＭＯＳトランジスタ６ｉと、ｐ型ＭＯＳトランジスタ６ｆのドレインに一端が接続された抵抗６ｊと、この抵抗６ｊの他端とｐ型ＭＯＳトランジスタ６ｈのドレインとの間に接続された容量６ｋと、ｐ型ＭＯＳトランジスタ６ｈのドレインに接続され、第１の可変抵抗４を制御する信号を出力するための端子６ｌと、を有する。

上記構成を有する第１のオペアンプ６は、ｐ型ＭＯＳトランジスタ６ｄ、６ｆに入力される第１、第２の電位Ｖ１、Ｖ２に基づいて、信号を端子６ｌから出力して第１の可変抵抗４であるＭＯＳトランジスタを第１、第２の電位Ｖ１、Ｖ２が等しくなるように制御する。そして、第１のオペアンプ６は、ｐ型ＭＯＳトランジスタ６ｄ、６ｆのゲートを入力としているので、第１、第２の電位Ｖ１、Ｖ２がグランドに近い電位になっても、所望の動作をすることができる。

次に、以上のような構成を有する半導体集積回路１００の出力特性について検討する。

図３は、本実施例および従来の半導体集積回路のカレントミラーにより得られた出力電流と温度との関係を示す図である。

なお、図３に示す結果は、抵抗成分５を金属配線による寄生抵抗とし、金属配線（銅）温度係数に即して該寄生抵抗が温度特性を持つものとして、温度を変化させたシミュレーションにより得た。また、比較対象となる従来例は、カレントミラー入力側のＭＯＳトランジスタのソースと接地との間に抵抗（温度特性を持たない）を挿入してソース電位の補償を図ったものである。

図３に示すように、上記従来例では、該抵抗を挿入しているため常温（２7℃）では正確に電流がミラーされる。しかし、該寄生抵抗が温度特性を持つのに対し該抵抗が温度特性を持たないため、ソース電位が補償されず、常温以外では電流が正確にミラーされていない。

一方、本実施例では、温度が変化しても出力電流はほぼ一定であり、正確に電流がミラーされていることがわかる。これは、抵抗成分５が有する温度特性により抵抗値が変化すると、第１のオペアンプ６が第１の可変抵抗４の抵抗値を制御して、第１、第２の電位Ｖ１、Ｖ２を等しく保つことによるものである。

以上のように、本実施例に係る半導体集積回路によれば、より正確に参照電流をカレントミラーすることができる。

なお、本実施例では、半導体集積回路１００のカレントミラー回路は、ｎ型ＭＯＳトランジスタを用いて構成しているが、ｐ型ＭＯＳトランジスタを用いて構成してもよい。

実施例１では、カレントミラー回路の入力側のＭＯＳトランジスタと接地との間に挿入した可変抵抗をオペアンプで制御することにより、出力側のＭＯＳトランジスタと接地との間の抵抗成分による出力電流のばらつきを低減する基本的な構成について説明した。

本実施例では、上記構成を、誘導性ディジェネレーションを用いたＬＮＡに適用した構成について述べる。なお、ＬＮＡでは、この誘導性ソースディジェネレーションにより、入力の電力整合と雑音整合を両立することができる。

図４は、本発明の一態様である実施例２に係る半導体集積回路２００の要部の構成を示す図である。なお、図４において図１の符号と同じ符号は実施例１と同様の構成を示す。

図４に示すように、半導体集積回路２００は、実施例１と同様に、電源ＶＤＤに一端が接続され、参照電流Ｉｉｎを出力する電流源１と、この電流源１の他端に一端（ドレイン）が接続されるとともに、ダイオード接続されたｎ型ＭＯＳトランジスタである第１のＭＯＳトランジスタ２と、この第１のＭＯＳトランジスタ２のゲートにゲートが接続され、参照電流Ｉｉｎをカレントミラーした出力電流Ｉｏｕｔが流れるｎ型ＭＯＳトランジスタである第２のＭＯＳトランジスタ３と、を備える。

また、半導体集積回路２００は、実施例１と同様に、第１のＭＯＳトランジスタ２の他端（ソース）と接地ＶＳＳとの間に接続された第１の可変抵抗４と、第２のＭＯＳトランジスタ３の他端（ソース）と接地ＶＳＳとの間に接続された抵抗成分５と、を備える。

なお、ここでは、抵抗成分５は、ＬＮＡの誘導性ディジェネレーションである、金属配線で構成されたインダクタ（例えば、スパイラルインダクタ）である。

また、半導体集積回路２００は、実施例１と同様に、第１のＭＯＳトランジスタ２の他端（ソース）に非反転入力端子が接続されるとともに第２のＭＯＳトランジスタ３の他端（ソース）に反転入力端子が接続され、第１の可変抵抗４を構成する該ＭＯＳトランジスタのゲートに出力が接続された第１のオペアンプ６を備える。

この第１のオペアンプ６は、実施例１と同様に、第１の電位Ｖ１が第２の電位Ｖ２よりも高い場合は抵抗値を減少させ、第１の電位Ｖ１が第２の電位Ｖ２よりも低い場合は抵抗値を増加させるように、第１の可変抵抗４を制御するようになっている。

これにより、半導体集積回路２００は、第１、第２の電位Ｖ１、Ｖ２を等しく保つことができ、より正確に参照電流をミラーすることができる。

また、半導体集積回路２００は、交流信号Ｖｉｎが入力される入力端子７と、第１のＭＯＳトランジスタ２のゲートと第２のＭＯＳトランジスタ３のゲートとの間に接続された第１の抵抗８と、この第１の抵抗８と第２のＭＯＳトランジスタ３のゲートとの間に一端が接続され、入力端子７に他端が接続された容量９と、をさらに備える。

また、半導体集積回路２００は、第１のオペアンプ６の反転入力端子と第２のＭＯＳトランジスタ３の他端（ソース）との間に接続された第２の抵抗１０と、電源ＶＤＤに一端が接続され、第２のＭＯＳトランジスタ３の一端（ドレイン）に第２の可変抵抗１１を介して他端が接続された負荷インピーダンス１２と、この負荷インピーダンス１２の他端に接続され、該交流信号Ｖｉｎを増幅した信号Ｖｏｕｔを出力するための出力端子１３と、をさらに備える。

なお、ここでは、負荷インピーダンス１２は、例えば、インダクタ（例えば、金属配線で構成されるスパイラルインダクタ）が選択されている。

また、半導体集積回路２００は、第１のＭＯＳトランジスタ２の一端（ドレイン）に非反転入力端子が接続されるとともに第２のＭＯＳトランジスタ３の一端（ドレイン）に反転入力端子が接続され、第２の可変抵抗１１を構成する該ＭＯＳトランジスタのゲートに出力が接続された第２のオペアンプ１４と、この第２のオペアンプ１４の反転入力端子と第２のＭＯＳトランジスタ３の一端（ドレイン）との間に接続された第３の抵抗１５と、をさらに備える。

上述の第２のＭＯＳトランジスタ３、インダクタである抵抗成分５、負荷インピーダンス１２、および、第２の可変抵抗１１によりＬＮＡが構成される。

第２のオペアンプ１４は、第１のＭＯＳトランジスタ２の一端（ドレイン）の第３の電位Ｖ３と、第２のＭＯＳトランジスタ３の一端（ドレイン）の第４の電位Ｖ４と比較し、第３の電位Ｖ３と第４の電位Ｖ４とが等しくなるように、第２の可変抵抗１１の抵抗値を制御するための信号を出力するようになっている。

これにより、第３の電位Ｖ３と第４の電位Ｖ４とが等しくなるように制御され、第２のＭＯＳトランジスタ３の一端（ドレイン）におけるチャネル長変調効果の影響を低減することができる。

ここで、高周波用途では各ノードに付く寄生容量が特性に影響を及ぼすことがある。そこで、本実施例では、既述のように高抵抗（２０ｋΩ程度）の第１ないし第３の抵抗８、１０、１５を挿入し、第１、第２のオペアンプ６、１４に対する交流信号成分のアイソレーションを図っている。なお、第１、第２のオペアンプ６、１４による各電位の制御には速度は要求されないため、これらの抵抗を挿入しても効果に支障は無いと考えられる。

なお、チャネル長変調効果の影響を考慮しない場合等、必要に基づいて、第２の可変抵抗１１、第２のオペアンプ、および、第３の抵抗を省略してもよい。

以上のように、本実施例に係る半導体集積回路によれば、より正確に参照電流をミラーすることができる。

実施例２では、誘導性ディジェネレーションを用いたＬＮＡに適用した構成の一例について説明した。特に、実施例２では、ドレイン電位の制御は、ＬＮＡの第２のＭＯＳトランジスタのドレインに第２のオペアンプの入力を接続して、該ドレイン電位を検出して行う構成について説明した。

一方、本実施例においては、ドレイン電位の制御のために、ＬＮＡのレプリカ回路を設け、このレプリカ回路のＭＯＳトランジスタのドレインに、第２のオペアンプの入力を接続して、該ドレイン電位を間接的に検出して行う構成について述べる。

図５は、本発明の一態様である実施例３に係る半導体集積回路３００の要部の構成を示す図である。なお、図５において図４の符号と同じ符号は実施例２と同様の構成を示す。

図５に示すように、半導体集積回路３００は、第２のＭＯＳトランジスタ３のドレイン電位を間接的に検出するためのＬＮＡレプリカ回路３０１を備える。

このＬＮＡレプリカ回路３０１は、電源ＶＤＤに一端（ドレイン）が接続されたｎ型ＭＯＳトランジスタである第３のＭＯＳトランジスタ１６と、この第３のＭＯＳトランジスタ１６の他端（ソース）に一端（ドレイン）が接続され、第１のＭＯＳトランジスタ２のゲートと第１の抵抗８との間にゲートが接続されたｎ型ＭＯＳトランジスタである第４のＭＯＳトランジスタ１７と、この第４のＭＯＳトランジスタ１７の他端（ソース）に一端（ドレイン）が接続され、第１の可変抵抗４を構成するＭＯＳトランジスタのゲートにゲートが接続されたｎ型ＭＯＳトランジスタである第５のＭＯＳトランジスタ１８と、を有する。

なお、ＬＮＡとＬＮＡレプリカ回路３０１の各ノードにおける電圧が等しくなるように、第３のＭＯＳトランジスタ１６と第４のＭＯＳトランジスタ１７とのサイズ比が、第２の可変抵抗１１を構成するＭＯＳトランジスタと第２のＭＯＳトランジスタ３とのサイズ比と同一になるように設計されている。さらに、第４のＭＯＳトランジスタ１７については、第１のＭＯＳトランジスタ２と同じサイズとなるように設計されている。さらに、第５のＭＯＳトランジスタ１８については、第１の可変抵抗４を構成するＭＯＳトランジスタと同じサイズになるように設計されている。

また、本実施例においては、第２のオペアンプ１４は、第１のＭＯＳトランジスタ２の一端（ドレイン）に非反転入力端子が接続されるとともに第４のＭＯＳトランジスタ１７の一端（ドレイン）に反転入力端子が接続され、第３のＭＯＳトランジスタ１６のゲートおよび第２の可変抵抗１１を構成するＭＯＳトランジスタのゲートに出力が接続されている。

この第２のオペアンプ１４は、第１のＭＯＳトランジスタ２の一端（ドレイン）の第３の電位Ｖ３と、第４のＭＯＳトランジスタ１７の一端（ドレイン）の第５の電位Ｖ４’と比較し、第３の電位Ｖ３と第５の電位Ｖ４’とが等しくなるように、信号を出力して第３のＭＯＳトランジスタ１６を制御する。このとき、該信号により、第２の可変抵抗１１を構成するＭＯＳトランジスタも同様に制御され、既述のサイズ比の関係から、第４の電位Ｖ４と第５の電位Ｖ４’とは等しくなる。すなわち、第３の電位Ｖ３と第４の電位Ｖ４とが等しくなるように制御される。

これにより、第２のＭＯＳトランジスタ３の一端（ドレイン）におけるチャネル長変調効果の影響を低減することができる。

なお、本実施例においては、実施例２でアイソレーションのために必要である第３の抵抗１５は、不要であるため含まれていない。

半導体集積回路３００は、上記構成を有することにより、第２のＭＯＳトランジスタ３の一端（ドレイン）に第２のオペアンプ１４の入力が接続されない。したがって、実施例２と比較して、第２のＭＯＳトランジスタ３の一端（ドレイン）における寄生の付与を排除することができる。

また、実施例２と同様に、ＬＮＡに適用した上記構成を有する半導体集積回路３００は、第１のオペアンプ６により可変抵抗４の抵抗値を制御して、第１、第２の電位Ｖ１、Ｖ２を等しく保つことができ、より正確に参照電流をミラーすることができる。

以上のように、本実施例に係る半導体集積回路によれば、より正確に参照電流をミラーすることができる。

本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す図である。 図１の第１のオペアンプ６をｐＭＯＳ入力とした場合の要部構成の一例を示す図である。 本実施例および従来の半導体集積回路のカレントミラーにより得られた出力電流と温度との関係を示す図である。 本発明の一態様である実施例２に係る半導体集積回路２００の要部の構成を示す図である。 本発明の一態様である実施例３に係る半導体集積回路３００の要部の構成を示す図である。

符号の説明

１ 電流源
２ 第１のＭＯＳトランジスタ
３ 第２のＭＯＳトランジスタ
４ 第１の可変抵抗
５ 負荷成分
６ 第１のオペアンプ
６ａ、６ｃ、６ｄ、６ｈ、６ｆ ｐ型ＭＯＳトランジスタ
６ｂ 電流源
６ｅ、６ｇ、６ｉ ｎ型ＭＯＳトランジスタ
６ｊ 抵抗
６ｋ 容量
６ｌ 端子
７ 入力端子
８ 第１の抵抗
９ 容量
１０ 第２の抵抗
１１ 第２の可変抵抗
１２ 負荷インピーダンス
１３ 出力端子
１４ 第２のオペアンプ
１５ 第３の抵抗
１６ 第３のＭＯＳトランジスタ
１７ 第４のＭＯＳトランジスタ
１８ 第５のＭＯＳトランジスタ
１００、２００、３００ 半導体集積回路
Ｖ１ 第１の電位
Ｖ２ 第２の電位
Ｖ３ 第３の電位
Ｖ４ 第４の電位
Ｖ４’ 第５の電位

Claims (5)

1. 電源に一端が接続され、参照電流を出力する電流源と、
   前記電流源の他端に一端が接続されるとともに、ダイオード接続された第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタのゲートにゲートが接続され、前記参照電流をカレントミラーした出力電流が流れる第２のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタの他端と接地との間に接続された第１の可変抵抗と、
   前記第２のＭＯＳトランジスタの他端と接地との間に接続された抵抗成分と、
   前記第１のＭＯＳトランジスタの他端の第１の電位と前記第２のＭＯＳトランジスタの他端の第２の電位とが入力され、前記第１の電位と前記第２の電位とが等しくなるように前記第１の可変抵抗の抵抗値を制御するための信号を出力する第１のオペアンプと、を備え、
   前記第１の可変抵抗は、前記第１のオペアンプの出力信号に基づいて、その抵抗値が制御される
   ことを特徴とする半導体集積回路。
2. 前記抵抗成分は、金属配線で構成されたインダクタであることを特徴とする請求項１に記載の半導体集積回路。
3. 交流信号が入力される入力端子と、
   前記第１のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのゲートとの間に接続された第１の抵抗と、
   前記第１の抵抗と前記第２のＭＯＳトランジスタのゲートとの間に一端が接続され、前記入力端子に他端が接続された容量と、
   前記第１のオペアンプの入力と前記第２のＭＯＳトランジスタの他端との間に接続された第２の抵抗と、
   前記電源に一端が接続され、前記第２のＭＯＳトランジスタの一端に他端が接続された 負荷インピーダンスと、
   前記負荷インピーダンスの他端に接続され、前記交流信号を増幅した信号を出力するための出力端子と、をさらに備える
   ことを特徴とする請求項２に記載の半導体集積回路。
4. 前記負荷インピーダンスの他端と前記第２のＭＯＳトランジスタの一端との間に接続された第２の可変抵抗と、
   前記第１のＭＯＳトランジスタの一端の第３の電位と前記第２のＭＯＳトランジスタの一端の第４の電位とが入力され、前記第２の可変抵抗の抵抗値を制御するための信号を出力する第２のオペアンプと、
   前記第２のオペアンプの入力と前記第２のＭＯＳトランジスタの一端との間に接続された前記第３の抵抗と、をさらに備え、
   前記第２の可変抵抗は、前記第２のオペアンプの出力信号に基づいて、その抵抗値が制御される
   ことを特徴とする請求項３に記載の半導体集積回路。
5. 前記第１の可変抵抗は、前記第１のオペアンプの出力信号に基づいてオン抵抗が変動するＭＯＳトランジスタであることを特徴とする請求項１ないし４の何れかに記載の半導体集積回路。

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