JP2012055104A - Ｄｃ−ｄｃコンバータ、および、半導体チップ - Google Patents

Abstract

【課題】回路面積を削減しつつ、出力電圧をより安定させることが可能なＤＣ−ＤＣコンバータを提供する。
【解決手段】ＤＣ−ＤＣコンバータ１００は、出力端子Ｔｏｕｔと、第１導電型の第１のＭＯＳトランジスタＭ１と、第２導電型の第２のＭＯＳトランジスタＭ２と、第１導電型の第３のＭＯＳトランジスタＭ３と、第２導電型の第４のＭＯＳトランジスタＭ４と、第１のインダクタＬ１と、第２のインダクタＬ２と、第１のキャパシタＣ１と、第２のキャパシタＣ２と、第３のキャパシタＣ３と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、制御回路１００ａと、を備える。制御回路１００ａは予め設定された第１の基準電圧Ｖｒｅｆ１と出力電圧Ｖｏｕｔが等しくなるように、第１の抵抗Ｒ１の他端および第２の抵抗Ｒ２の他端に第１のバイアス電圧Ｖｂｎを印加する。
【選択図】図２

Description

本発明の実施形態は、ＤＣ−ＤＣコンバータに関する。

従来、例えば、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）スイッチングＤＣ−ＤＣコンバータを複数並列に接続した、所謂、ＰＷＭ制御ＤＣ−ＤＣコンバータがある。

このような従来のＤＣ−ＤＣコンバータは、例えば、リップルを低減するためにフィルタとして機能するインダクタのインダクタンスを大きくする必要があり、回路面積が増大する問題があった。

特開２００９−４４８３１ 特開２００５−１６８１０６

そこで、回路面積を削減しつつ、出力電圧をより安定させることが可能なＤＣ−ＤＣコンバータを提供する。

実施例に従ったＤＣ−ＤＣコンバータは、第１のＭＯＳトランジスタの他端と出力端子との間に接続された第１のインダクタと、第３のＭＯＳトランジスタの他端と出力端子との間に接続された第２のインダクタと、第２のＭＯＳトランジスタのゲートと第３のＭＯＳトランジスタの他端との間に接続された第１のキャパシタと、第４のＭＯＳトランジスタのゲートと第１のＭＯＳトランジスタの他端との間に接続された第２のキャパシタと、第１のＭＯＳトランジスタの他端に一端が接続され、第３のＭＯＳトランジスタの他端に他端が接続された第３のキャパシタと、を備える。このＤＣ−ＤＣコンバータは、第２のＭＯＳトランジスタのゲートに一端が接続された第１の抵抗と、第４のＭＯＳトランジスタのゲートに一端が接続された第２の抵抗と、予め設定された第１の基準電圧と出力電圧とを比較し、第１の基準電圧と出力電圧が等しくなるように、第１の抵抗の他端および第２の抵抗の他端に第１のバイアス電圧を印加する制御回路と、を備える。

本実施形態に係る半導体チップ１０００の構成の一例を示す図である。 実施例１に係る、図１に示すＤＣ−ＤＣコンバータ１００の構成の一例を示す図である。 実施例２に係る、図１に示すＤＣ−ＤＣコンバータ１００の構成の一例を示す図である。 実施例２に係る、図１に示すＤＣ−ＤＣコンバータ１００の構成の他の例を示す図である。 実施例３に係る、図１に示すＤＣ−ＤＣコンバータ１００の構成の一例を示す図である。 実施例４に係る、図１に示すＤＣ−ＤＣコンバータ１００の構成の一例を示す図である。 実施例５に係る、図１に示すＤＣ−ＤＣコンバータ１００の構成の一例を示す図である。

以下、各実施例について図面に基づいて説明する。

図１は、本実施形態に係る半導体チップ１０００の構成の一例を示す図である。

図１に示すように、半導体チップ１０００は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｕｒａｔｉｏｎ）回路１０１と、このＬＳＩ回路１０１に電源電圧ＶＤＤから生成した出力電圧Ｖｏｕｔを供給するＤＣ−ＤＣコンバータ１００と、を備える。

ここで、図２は、実施例１に係る、図１に示すＤＣ−ＤＣコンバータ１００の構成の一例を示す図である。

図２に示すように、ＤＣ−ＤＣコンバータ１００は、出力端子Ｔｏｕｔと、第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、第２導電型の第２のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ２と、第１導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ３と、第２導電型の第４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ４と、第１のインダクタＬ１と、第２のインダクタＬ２と、第１のキャパシタＣ１と、第２のキャパシタＣ２と、第３のキャパシタＣ３と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、制御回路１００ａと、を備える。

出力端子Ｔｏｕｔは、ＤＣ−ＤＣコンバータ１００が生成した出力電圧Ｖｏｕｔを出力するようになっている。

この出力端子Ｔｏｕｔと第２の電圧線ＶＳＳとの間には、外部負荷Ｔｌｏａｄと安定化容量として機能する外部容量Ｃｌｏａｄとが並列に接続されている。この外部負荷Ｔｌｏａｄと外部容量Ｃｌｏａｄは、ＤＣ−ＤＣコンバータ１００の外部に接続されている。なお、必要に応じて、外部容量Ｃｌｏａｄは省略されてもよい。

第１のＭＯＳトランジスタＭ１は、第１の電圧（ここでは、電源電圧）が印加される第１の電圧線ＶＤＤに一端（ソース）が接続されている。

第２のＭＯＳトランジスタＭ２は、第１のＭＯＳトランジスタＭの他端（ドレイン）に一端（ドレイン）が接続され、第１の電圧と異なる第２の電圧（ここでは、接地電圧）が印加される第２の電圧線ＶＳＳに他端（ソース）が接続されている。

第３のＭＯＳトランジスタＭ３は、第１の電圧線ＶＤＤに一端（ソース）が接続されている。

第４のＭＯＳトランジスタＭ４は、第３のＭＯＳトランジスタＭ３の他端（ドレイン）に一端（ドレイン）が接続され、第２の電圧線ＶＳＳに他端（ソース）が接続されている。

なお、第１のＭＯＳトランジスタＭ１と第３のＭＯＳトランジスタＭ３とは、同じサイズを有する。また、第２のＭＯＳトランジスタＭ２と第４のＭＯＳトランジスタＭ４とは、同じサイズを有する。

また、第１、第３のＭＯＳトランジスタＭ１、Ｍ３のサイズは、第２、第４のＭＯＳトランジスタＭ２、Ｍ４のサイズよりも大きくなるように設定されている。

第１のインダクタＬ１は、第１のＭＯＳトランジスタＭ１の他端（ドレイン）と出力端子Ｔｏｕｔとの間に接続されている。

第２のインダクタＬ２は、第３のＭＯＳトランジスタＭ３の他端（ドレイン）と出力端子Ｔｏｕｔとの間に接続されている。

なお、第１のインダクタＬ１と第２のインダクタＬ２とは、同じインダクタンスを有する。

第１のキャパシタＣ１は、第２のＭＯＳトランジスタＭ２のゲートと第３のＭＯＳトランジスタＭ３の他端（ドレイン）との間に接続されている。この第１のキャパシタＣ１により、直流電流が、第２のＭＯＳトランジスタＭ２のゲートと第３のＭＯＳトランジスタＭ３の他端（ドレイン）との間に、すなわち第１の抵抗Ｒ１に、流れるのを抑制している。

第２のキャパシタＣ２は、第４のＭＯＳトランジスタＭ４のゲートと第１のＭＯＳトランジスタＭ１の他端（ドレイン）との間に接続されている。この第２のキャパシタＣ２により、直流電流が、第４のＭＯＳトランジスタＭ４のゲートと第１のＭＯＳトランジスタＭ１の他端（ドレイン）との間に、すなわち第２の抵抗Ｒ２に、流れるのを抑制している。

なお、第１のキャパシタＣ１と第２のキャパシタＣ２とは、同じキャパシタンスを有する。

第３のキャパシタＣ３は、第１のＭＯＳトランジスタＭ１の他端（ドレイン）に一端が接続され、第３のＭＯＳトランジスタＭ３の他端（ドレイン）に他端が接続されている。

第１の抵抗Ｒ１は、第２のＭＯＳトランジスタＭ２のゲートに一端が接続されている。

第２の抵抗Ｒ２は、第４のＭＯＳトランジスタＭ４のゲートに一端が接続されている。

なお、第１の抵抗Ｒ１と第２の抵抗Ｒ２とは、同じ抵抗値を有する。

制御回路１００ａは、第１のバイアス調整回路１を含む。

この第１のバイアス調整回路１は、例えば、第１の入力端子（反転入力端子）に第１の基準電圧Ｖｒｅｆ１が入力され、第２の入力端子（非反転入力端子）に出力電圧Ｖｏｕｔが入力され、第１の抵抗Ｒ１の他端および第２の抵抗Ｒ２の他端に出力が接続された第１のオペアンプである。

この第１のオペアンプは、予め設定された第１の基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔとを比較し、第１の基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔが等しくなるように、第１の抵抗Ｒ１の他端および第２の抵抗Ｒ２の他端に第１のバイアス電圧Ｖｂｎを印加するようになっている。

すなわち、制御回路１００ａは、予め設定された第１の基準電圧Ｖｒｅｆ１と出力電圧Ｖｏｕｔとを比較し、第１の基準電圧Ｖｒｅｆ１と出力電圧Ｖｏｕｔが等しくなるように、第１の抵抗Ｒ１の他端および第２の抵抗Ｒ２の他端に第１のバイアス電圧Ｖｂｎを制御する。

これにより、ＤＣ−ＤＣコンバータ１００の出力電圧Ｖｏｕｔが目標電圧である第１の基準電圧Ｖｒｅｆ１に設定される。

なお、第１の基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔとが等しいときの第１のバイアス電圧Ｖｂｎは、第２、第４のＭＯＳトランジスタＭ２、Ｍ４の閾値電圧よりも低くなるように制御される。

これにより、第２、第４のＭＯＳトランジスタＭ２、Ｍ４に流れる電流を制限し、第１、第３のＭＯＳトランジスタＭ１、Ｍ３に流れる電流を出力端子Ｔｏｕｔ側にできるだけ流れるようにすることができる。

すなわち、ＤＣ−ＤＣコンバータ１００の効率を向上することができる。

次に、以上のような構成を有するＤＣ−ＤＣコンバータ１００の動作の一例について説明する。

ＤＣ−ＤＣコンバータ１００は、第１、第４のＭＯＳトランジスタＭ１、Ｍ４がオンし且つ第２、第３のＭＯＳトランジスタＭ２、Ｍ４がオフする第１の状態と、第１、第４のＭＯＳトランジスタＭ１、Ｍ４がオンし且つ第２、第３のＭＯＳトランジスタＭ２、Ｍ４がオフする第２の状態との間を交互に遷移し、第１、第２のインダクタＬ１、Ｌ２と第３のキャパシタＣ３によるＬＣ−ＶＣＯが共振する。

そして、このＬＣ−ＶＣＯの共振周波数が高いので、第１のインダクタＬ１と第２のインダクタＬ２との間の端子ＴＭに、一定に保たれた電圧が出力される。すなわち、一定に保たれた出力電圧Ｖｏｕｔが出力端子Ｔｏｕｔに出力される。

なお、第１のインダクタＬ１と第２のインダクタＬ２との間の端子ＴＭの電圧は、ＤＣ−ＤＣコンバータ１００が既述のような差動構成を有するため、リップルが低減され、非常に安定している。すなわち、ＤＣ−ＤＣコンバータ１００は、より安定した出力電圧Ｖｏｕｔを出力することができる。

また、既述のように、ＬＣ−ＶＣＯを構成する第１、第２のインダクタＬ１、Ｌ２および第３のキャパシタＣ３が、半導体集積回路で構成される。これにより、ＤＣ−ＤＣコンバータ１００をオンチップで構成する場合の回路面積を削減することができる。

以上のように、本実施例１に係るＤＣ−ＤＣコンバータによれば、回路面積を削減しつつ、出力電圧をより安定させることができる。

既述の実施例１では、出力電圧Ｖｏｕｔを制御するために、第２、第４のＭＯＳトランジスタＭ２、Ｍ４のゲートに印加する第１のバイアス電圧Ｖｂｎを制御する構成の一例について説明した。

本実施例２では、さらに、該ＬＣ−ＶＣＯの発振振幅を制御するための構成の一例について説明する。

図３は、実施例２に係る、図１に示すＤＣ−ＤＣコンバータ１００の構成の一例を示す図である。また、図４は、実施例２に係る、図１に示すＤＣ−ＤＣコンバータ１００の構成の他の例を示す図である。なお、図３、図４において、図２に示す符号と同じ符号は、実施例１と同様の構成を示す。

図３に示すように、ＤＣ−ＤＣコンバータ１００は、実施例１と比較して、第３の抵抗Ｒ３と、第４の抵抗Ｒ４と、をさらに備える。
第３の抵抗Ｒ３は、第１のＭＯＳトランジスタＭ１のゲートに一端が接続されている。

第４の抵抗Ｒ４は、第３のＭＯＳトランジスタＭ３のゲートに一端が接続されている。

なお、第３の抵抗Ｒ３と第４の抵抗Ｒ４とは、同じ抵抗値を有する。

ここで、制御回路１００ａは、実施例１と比較して、第２のバイアス調整回路２と、振幅検出回路３と、をさらに含む。

振幅検出回路３は、第３のキャパシタＣ３の一端の電圧と第３のキャパシタＣ３の他端の電圧との電圧差（振幅）を検出し、該電圧差に基づいた検出電圧Ｖｄを出力するようになっている。

第２のバイアス調整回路２は、予め設定された第２の基準電圧Ｖｒｅｆ２と検出電圧Ｖｄとを比較し、第２の基準電圧Ｖｒｅｆ２と検出電圧Ｖｄとが等しくなるように、第３の抵抗Ｒ３の他端および第４の抵抗Ｒ４の他端に第２のバイアス電圧Ｖｂｐを印加するようになっている。

この第２のバイアス調整回路２は、例えば、第１の入力端子（反転入力端子）に検出電圧Ｖｄが入力され、第２の入力端子（非反転入力端子）に第２の基準電圧Ｖｒｒｅｆ２が入力され、第３の抵抗Ｒ３の他端および第４の抵抗Ｒ４の他端に出力が接続された第２のオペアンプである。

すなわち、制御回路１００ａは、本実施例２では、実施例１の制御動作に加え、第３のキャパシタＣ３の一端の電圧と第３のキャパシタＣ３の他端の電圧との電圧差を検出し、該電圧差に基づいた検出電圧Ｖｄを生成する。そして、制御回路１００ａは、予め設定された第２の基準電圧Ｖｒｅｆ２と検出電圧Ｖｄとを比較し、第２の基準電圧Ｖｒｅｆ２と検出電圧Ｖｄとが等しくなるように、第３の抵抗Ｒ３の他端および第４の抵抗Ｒ４の他端に第２のバイアス電圧Ｖｂｐを印加する。

これにより、ＤＣ−ＤＣコンバータ１００の該ＬＣ−ＶＣＯの発振振幅が、第２の基準電圧Ｖｒｅｆ２により定まる目標の発振振幅になるように設定される。

なお、ＤＣ−ＤＣコンバータ１００の他の構成は、実施例１と同様である。

ここで、図３に示す構成では、出力電圧Ｖｏｕｔを制御するために、第２、第４のＭＯＳトランジスタＭ２、４のゲートに印加するバイアス電圧Ｖｂｎを制御し、一方、第３のキャパシタＣ３の両端の電位差（振幅）を制御するために、第１、第３のＭＯＳトランジスタＭ１、３のゲートに印加する電圧Ｖｂｐを制御している。

しかし、図４に示すように、第１のバイアス調整回路１が出力するバイアス電圧Ｖｂｐを第３、第４の抵抗Ｒ３、Ｒ４の他端に印加し、第２のバイアス調整回路２が出力するバイアス電圧Ｖｂｎを第１、第２の抵抗Ｒ１、Ｒ２の他端に印加するようにしてもよい。すわわち、出力電圧Ｖｏｕｔを制御するために、第１、第３のＭＯＳトランジスタＭ１、３のゲートに印加する電圧Ｖｂｐを制御する一方、第３のキャパシタＣ３の両端の電位差（振幅）を制御するために、第２、第４のＭＯＳトランジスタＭ２、４のゲートに印加するバイアス電圧Ｖｂｎを制御するようにしてもよい。

また、以上のような構成を有するＤＣ−ＤＣコンバータ１００の動作は、既述の実施例１のＤＣ−ＤＣコンバータ１００の動作と同様である。

また、実施例１と同様に、第１のインダクタＬ１と第２のインダクタＬ２との間の端子ＴＭの電圧は、ＤＣ−ＤＣコンバータ１００が既述のような差動構成を有するため、リップルが低減され、非常に安定している。すなわち、ＤＣ−ＤＣコンバータ１００は、より安定した出力電圧Ｖｏｕｔを出力することができる。

また、実施例１と同様に、ＬＣ−ＶＣＯを構成する第１、第２のインダクタＬ１、Ｌ２および第３のキャパシタＣ３が、半導体集積回路で構成される。これにより、ＤＣ−ＤＣコンバータ１００をオンチップで構成する場合の回路面積を削減することができる。

以上のように、本実施例２に係るＤＣ−ＤＣコンバータによれば、実施例１と同様に、回路面積を削減しつつ、出力電圧をより安定させることができる。

本実施例３では、出力電圧Ｖｏｕｔおよび該ＬＣ−ＶＣＯの発振振幅をアナログ的に制御するための構成の一例について説明する。

図５は、実施例３に係る、図１に示すＤＣ−ＤＣコンバータ１００の構成の一例を示す図である。なお、図５において、図２ないし図４に示す符号と同じ符号は、実施例１と同様の構成を示す。

図５に示すように、ＤＣ−ＤＣコンバータ１００は、実施例２と比較して、第１導電型の第５のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ５と、第２導電型の第６のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ６と、第１導電型の第７のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ７と、第２導電型の第８のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ８と、第６のキャパシタＣ６と、第７のキャパシタＣ７と、第８のキャパシタＣ８と、第９のキャパシタＣ９と、第５の抵抗Ｒ５と、第６の抵抗Ｒ６と、第７の抵抗Ｒ７は、第８の抵抗Ｒ８と、をさらに備える。

第５のＭＯＳトランジスタＭ５は、第１の電圧線ＶＤＤに一端（ソース）が接続され、第３のキャパシタＣ３の一端に他端（ドレイン）が接続されている。

第６のＭＯＳトランジスタＭ６は、第５のＭＯＳトランジスタＭ５の他端（ドレイン）に一端（ドレイン）が接続され、第２の電圧線ＶＳＳに他端（ソース）が接続されている。

第７のＭＯＳトランジスタＭ７は、第１の電圧線ＶＤＤに一端（ソース）が接続され、第３のキャパシタＣ３の他端に他端（ドレイン）が接続されている。

第８のＭＯＳトランジスタＭ８は、第７のＭＯＳトランジスタＭ７の他端（ドレイン）に一端（ドレイン）が接続され、第２の電圧線ＶＳＳに他端（ソース）が接続されている。

第６のキャパシタＣ６は、第６のＭＯＳトランジスタＭ６のゲートと第７のＭＯＳトランジスタＭ７の他端（ドレイン）との間に接続されている。

第７のキャパシタＣ７は、第８のＭＯＳトランジスタＭ８のゲートと第５のＭＯＳトランジスタＭ５の他端（ドレイン）との間に接続されている。

第８のキャパシタＣ８は、第５のＭＯＳトランジスタＭ５のゲートと第８のＭＯＳトランジスタＭ８の他端（ドレイン）との間に接続されている。

第９のキャパシタＣ９は、第７のＭＯＳトランジスタＭ７のゲートと第６のＭＯＳトランジスタＭ６の他端（ドレイン）との間に接続されている。

第５の抵抗Ｒ５は、第６のＭＯＳトランジスタＭ６のゲートに一端が接続されている。

第６の抵抗Ｒ６は、第８のＭＯＳトランジスタＭ８のゲートに一端が接続されている。

第７の抵抗Ｒ７は、第５のＭＯＳトランジスタＭ５のゲートに一端が接続されている。

第８の抵抗Ｒ８は、第７のＭＯＳトランジスタＭ７のゲートに一端が接続されている。

ここで、制御回路１００ａは、実施例２と比較して、第１のスイッチ回路ＳＷ１と、第２のスイッチ回路ＳＷ２と、第３のスイッチ回路ＳＷ３と、第４のスイッチ回路ＳＷ４と、をさらに含む。

第１のスイッチ回路ＳＷ１は、第１のバイアス調整回路１の出力と、第１の抵抗Ｒ１の他端（第２の抵抗Ｒ２の他端）との間に接続されている。この第１のスイッチ回路ＳＷ１は、第１のバイアス電圧Ｖｂｎと、第２の電圧（接地電圧）と、を切り替え、何れか一方を、第１の抵抗Ｒ１の他端と第２の抵抗Ｒ２の他端に印加する。

第１のスイッチ回路ＳＷ１が、第１のバイアス電圧Ｖｂｎを、第１の抵抗Ｒ１の他端と第２の抵抗Ｒ２の他端に印加した場合は、実施例２と同様の接続関係、動作になる。

一方、第１のスイッチ回路ＳＷ１が、第２の電圧（接地電圧）を、第１の抵抗Ｒ１の他端と第２の抵抗Ｒ２の他端に印加した場合は、第２、第４のＭＯＳトランジスタＭ２、Ｍ４はオフし動作しない。

第２のスイッチ回路ＳＷ２は、第２のバイアス調整回路２の出力と、第３の抵抗Ｒ３の他端（第４の抵抗Ｒ４の他端）との間に接続されている。この第２のスイッチ回路ＳＷ２は、第２のバイアス電圧Ｖｂｐと、第１の電圧（電源電圧）と、を切り替え、何れか一方を、第３の抵抗Ｒ３の他端と第４の抵抗Ｒ４の他端に印加する。

第２のスイッチ回路ＳＷ２が、第２のバイアス電圧Ｖｂｐを、第３の抵抗Ｒ３の他端と第４抵抗Ｒ４の他端に印加した場合は、実施例２と同様の接続関係、動作になる。

一方、第２スイッチ回路ＳＷ２が、第１の電圧（電源電圧）を、第３の抵抗Ｒ３の他端と第４の抵抗Ｒ４の他端に印加した場合は、第１、第３のＭＯＳトランジスタＭ１、Ｍ３はオフし動作しない。

第３のスイッチ回路ＳＷ３は、第１のバイアス調整回路１の出力と、第５の抵抗Ｒ５の他端（第６の抵抗Ｒ６の他端）との間に接続されている。この第３のスイッチ回路ＳＷ３は、第１のバイアス電圧Ｖｂｎと、第２の電圧（接地電圧）と、を切り替え、何れか一方を、第５の抵抗Ｒ５の他端と第６の抵抗Ｒ６の他端に印加する。

第３のスイッチ回路ＳＷ３が、第１のバイアス電圧Ｖｂｎを、第５の抵抗Ｒ５の他端と第６の抵抗Ｒ６の他端に印加した場合は、実施例２と同様の接続関係、動作になる。

一方、第３のスイッチ回路ＳＷ３が、第２の電圧（接地電圧）を、第５の抵抗Ｒ５の他端と第６の抵抗Ｒ６の他端に印加した場合は、第６、第８のＭＯＳトランジスタＭ６、Ｍ８はオフし動作しない。

第４のスイッチ回路ＳＷ４は、第２のバイアス調整回路２の出力と、第７の抵抗Ｒ７の他端（第８の抵抗Ｒ８の他端）との間に接続されている。この第４のスイッチ回路ＳＷ４は、第２のバイアス電圧Ｖｂｐと、第１の電圧（電源電圧）と、を切り替え、何れか一方を、第７の抵抗Ｒ７の他端と第８の抵抗Ｒ８の他端に印加する。

第４のスイッチ回路ＳＷ４が、第２のバイアス電圧Ｖｂｐを、第７の抵抗Ｒ７の他端と第８抵抗Ｒ８の他端に印加した場合は、実施例２と同様の接続関係、動作になる。

一方、第２スイッチ回路ＳＷ２が、第１の電圧（電源電圧）を、第７の抵抗Ｒ７の他端と第８の抵抗Ｒ８の他端に印加した場合は、第５、第７のＭＯＳトランジスタＭ５、Ｍ７はオフし動作しない。

このように、第１ないし第４のスイッチ回路ＳＷ１〜ＳＷ４を制御することにより、動作させるＭＯＳトランジスタの数を制御することができる。これにより、ＭＯＳトランジスタに流れる電流が制御され、出力電圧Ｖｏｕｔおよび該ＬＣ−ＶＣＯの発振振幅をアナログ的に制御することができる。

なお、本実施例３においても、実施例２の図４に示すように、第１のバイアス調整回路１が出力するバイアス電圧Ｖｂｐを第３、第４の抵抗Ｒ３、Ｒ４の他端に印加し、第２のバイアス調整回路２が出力するバイアス電圧Ｖｂｎを第１、第２の抵抗Ｒ１、Ｒ２の他端に印加するようにしてもよい。

また、以上のような構成を有するＤＣ−ＤＣコンバータ１００の動作は、既述の実施例１のＤＣ−ＤＣコンバータ１００の動作と同様である。

また、実施例１、２と同様に、第１のインダクタＬ１と第２のインダクタＬ２との間の端子ＴＭの電圧は、ＤＣ−ＤＣコンバータ１００が既述のような差動構成を有するため、リップルが低減され、非常に安定している。すなわち、ＤＣ−ＤＣコンバータ１００は、より安定した出力電圧Ｖｏｕｔを出力することができる。

また、実施例１、２と同様に、ＬＣ−ＶＣＯを構成する第１、第２のインダクタＬ１、Ｌ２および第３のキャパシタＣ３が、半導体集積回路で構成される。これにより、ＤＣ−ＤＣコンバータ１００をオンチップで構成する場合の回路面積を削減することができる。

以上のように、本実施例３に係るＤＣ−ＤＣコンバータによれば、実施例１、２と同様に、回路面積を削減しつつ、出力電圧をより安定させることができる。

本実施例４では、ＤＣ−ＤＣコンバータの効率を向上するための構成の一例について説明する。

図６は、実施例４に係る、図１に示すＤＣ−ＤＣコンバータ１００の構成の一例を示す図である。なお、図６において、図２ないし図４に示す符号と同じ符号は、実施例１と同様の構成を示す。

図６に示すように、ＤＣ−ＤＣコンバータ１００は、実施例１と比較して、キャパシタＣ４１と、インダクタＬ４１と、をさらに備える。その他のＤＣ−ＤＣコンバータ１００の構成は、実施例１と同様である。

そして、キャパシタＣ４１とインダクタＬ４１とは、端子ＴＭと出力端子Ｔｏｕｔとの間で、並列に接続されている。このキャパシタＣ４１とインダクタＬ４１とは、共振回路を構成する。

ここで、第１、第２のインダクタＬ１、Ｌ２と第３のキャパシタＣ３で構成される共振回路の基本波の発振周波数ｆ０は、式（１）で表されるものとする。なお、第１、第２のインダクタＬ１、Ｌ２のインダクタンスをそれぞれ同じ１／２×Ｌ_Ｌ１とし、第３のキャパシタＣ３のキャパシタンスをＣ_Ｃ３とする。

ｆ０＝１／｛２π(Ｌ_Ｌ１×Ｃ_Ｃ３)｝^０．５ （１）

一方、インダクタＬ４１とキャパシタＣ４１で構成される共振回路は、発振周波数ｆ０の２倍波で発振し、その発振周波数２×ｆ０は、式（２）で表されるものとする。なお、インダクタＬ４１のインダクタンスをＬ_Ｌ４１とし、キャパシタＣ４１のキャパシタンスをＣ_Ｃ４１とする。

２×ｆ０＝１／｛２π(Ｌ_Ｌ４１×Ｃ_Ｃ４１)｝^０．５ （２）

このように、ＤＣ−ＤＣコンバータ１００に、発振周波数ｆ０の２倍波２×ｆ０で発振するＬＣ共振回路（Ｌ４１、Ｃ４１）を追加する。この高調波の共振回路により、発振波形をより方形波に近づけることができる。

これにより、トランジスタのドレイン電圧とドレイン電流の重なりを低減して、ロスを減らすことが可能となる。

すなわち、第１、第２のインダクタＬ１、Ｌ２と第３のキャパシタＣ３で構成される共振回路中のトランジスタがスイッチング時に消費する電力を低減し、ＤＣ−ＤＣコンバータの効率を改善することができる。

また、以上のような構成を有するＤＣ−ＤＣコンバータ１００の動作は、既述の実施例１のＤＣ−ＤＣコンバータ１００の動作と同様である。

また、実施例１、２と同様に、第１のインダクタＬ１と第２のインダクタＬ２との間の端子ＴＭの電圧は、ＤＣ−ＤＣコンバータ１００が既述のような差動構成を有するため、リップルが低減され、非常に安定している。すなわち、ＤＣ−ＤＣコンバータ１００は、より安定した出力電圧Ｖｏｕｔを出力することができる。

また、実施例１、２と同様に、ＬＣ−ＶＣＯを構成する第１、第２のインダクタＬ１、Ｌ２および第３のキャパシタＣ３が、半導体集積回路で構成される。これにより、ＤＣ−ＤＣコンバータ１００をオンチップで構成する場合の回路面積を削減することができる。

以上のように、本実施例４に係るＤＣ−ＤＣコンバータによれば、実施例１、２と同様に、回路面積を削減しつつ、出力電圧をより安定させることができる。

本実施例５では、ＤＣ−ＤＣコンバータの効率を向上するための構成の他の例について説明する。

図７は、実施例５に係る、図１に示すＤＣ−ＤＣコンバータ１００の構成の一例を示す図である。なお、図７において、図２ないし図４に示す符号と同じ符号は、実施例１と同様の構成を示す。

図７に示すように、ＤＣ−ＤＣコンバータ１００は、実施例１と比較して、第１、第２のインダクタＬ１、Ｌ２と第３のキャパシタＣ３に代えて、キャパシタＣ５１〜Ｃ５４と、インダクタＬ５１〜Ｌ５４と、を備える。その他のＤＣ−ＤＣコンバータ１００の構成は、実施例１と同様である
そして、キャパシタＣ５１〜Ｃ５４は、第１のＭＯＳトランジスタＭ１の他端（ドレイン）と第３のＭＯＳトランジスタＭ３の他端（ドレイン）に他端との間に直列に接続されている。

また、インダクタＬ５１〜Ｌ５４は、第１のＭＯＳトランジスタＭ１の他端（ドレイン）と第３のＭＯＳトランジスタＭ３の他端（ドレイン）に他端との間に直列に接続されている。

また、端子ＴＭは、キャパシタＣ５２とキャパシタＣ５３との間（インダクタＬ５２とインダクタＬ５３との間）に接続されている。

また、インダクタＬ５１とキャパシタＣ５１とは、並列に接続され、共振回路を構成する。また、インダクタＬ５２とキャパシタＣ５２とは、並列に接続され、共振回路を構成する。また、インダクタＬ５３とキャパシタＣ５３とは、並列に接続され、共振回路を構成する。また、インダクタＬ５４とキャパシタＣ５４とは、並列に接続され、共振回路を構成する。

ここで、インダクタＬ５１とキャパシタＣ５１で構成される共振回路の基本波の発振周波数ｆ０は、式（３）で表されるものとする。なお、インダクタＬ５１のインダクタンスをそれぞれ同じＬ_Ｌ５１とし、キャパシタＣ５１のキャパシタンスをＣ_Ｃ１とする。また、インダクタＬ５４とキャパシタＣ５４で構成される共振回路の基本波の発振周波数ｆ０も、式（３）で表されるものとする。

ｆ０＝１／｛２π(Ｌ_Ｌ５１×Ｃ_Ｃ５１)｝^０．５ （３）

一方、インダクタＬ５２とキャパシタＣ５２で構成される共振回路は、発振周波数ｆ０の３倍波で発振し、その発振周波数３×ｆ０は、式（４）で表される。なお、インダクタＬ５２のインダクタンスをＬ_Ｌ５２とし、キャパシタＣ５２のキャパシタンスをＣ_Ｃ５２とする。また、インダクタＬ５３とキャパシタＣ５３で構成される共振回路の発振周波数３×ｆ０も、式（４）で表されるものとする。

３×ｆ０＝１／｛２π(Ｌ_Ｌ５２×Ｃ_Ｃ５２)｝^０．５ （４）

このように、ＤＣ−ＤＣコンバータ１００に、発振周波数ｆ０の２倍波２×ｆ０で発振するＬＣ共振回路（Ｌ４１、Ｃ４１）を組み込む。この高調波の共振回路により、発振波形をより方形波に近づけることができる。

これによりＤＣ−ＤＣコンバータの効率を改善することができる。

また、以上のような構成を有するＤＣ−ＤＣコンバータ１００の動作は、既述の実施例１のＤＣ−ＤＣコンバータ１００の動作と同様である。

また、実施例１、２と同様に、第１のインダクタＬ１と第２のインダクタＬ２との間の端子ＴＭの電圧は、ＤＣ−ＤＣコンバータ１００が既述のような差動構成を有するため、リップルが低減され、非常に安定している。すなわち、ＤＣ−ＤＣコンバータ１００は、より安定した出力電圧Ｖｏｕｔを出力することができる。

また、実施例１、２と同様に、ＬＣ−ＶＣＯを構成する第１、第２のインダクタＬ１、Ｌ２および第３のキャパシタＣ３が、半導体集積回路で構成される。これにより、ＤＣ−ＤＣコンバータ１００をオンチップで構成する場合の回路面積を削減することができる。

以上のように、本実施例５に係るＤＣ−ＤＣコンバータによれば、実施例１、２と同様に、回路面積を削減しつつ、出力電圧をより安定させることができる。

なお、以上の各実施例においては、第１の電圧を電源電圧、第２の電圧を接地電圧、第１導電型のＭＯＳトランジスタをｐＭＯＳトランジスタ、第２導電型のＭＯＳトランジスタをｎＭＯＳトランジスタとして説明した。

しかし、回路の極性を逆にしても、すなわち、第１の電圧を接地電圧、第２の電圧を電源電圧、第１導電型のＭＯＳトランジスタをｎＭＯＳトランジスタ、第２導電型のＭＯＳトランジスタをｐＭＯＳトランジスタとしても、同様の作用・効果を奏することができる。

１００ ＤＣ−ＤＣコンバータ
１０１ ＬＳＩ回路
１０００ 半導体チップ

Claims (10)

1. 出力電圧を出力する出力端子と、
   第１の電圧が印加される第１の電圧線に一端が接続された第１導電型の第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタの他端に一端が接続され、前記第１の電圧と異なる第２の電圧が印加される第２の電圧線に他端が接続された第２導電型の第２のＭＯＳトランジスタと、
   前記第１の電圧線に一端が接続された第１導電型の第３のＭＯＳトランジスタと、
   前記第３のＭＯＳトランジスタの他端に一端が接続され、前記第２の電圧線に他端が接続された第２導電型の第４のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタの他端と前記出力端子との間に接続された第１のインダクタと、
   前記第３のＭＯＳトランジスタの他端と前記出力端子との間に接続された第２のインダクタと、
   前記第２のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタの他端との間に接続された第１のキャパシタと、
   前記第４のＭＯＳトランジスタのゲートと前記第１のＭＯＳトランジスタの他端との間に接続された第２のキャパシタと、
   前記第１のＭＯＳトランジスタの他端に一端が接続され、前記第３のＭＯＳトランジスタの他端に他端が接続された第３のキャパシタと、
   前記第２のＭＯＳトランジスタのゲートに一端が接続された第１の抵抗と、
   前記第４のＭＯＳトランジスタのゲートに一端が接続された第２の抵抗と、
   予め設定された第１の基準電圧と前記出力電圧とを比較し、前記第１の基準電圧と前記出力電圧が等しくなるように、前記第１の抵抗の他端および前記第２の抵抗の他端に第１のバイアス電圧を印加する第１のバイアス調整回路と、を備える
   ことを特徴とするＤＣ−ＤＣコンバータ。
2. 前記第１のＭＯＳトランジスタのゲートに一端が接続された第３の抵抗と、
   前記第３のＭＯＳトランジスタのゲートに一端が接続された第４の抵抗と、
   前記第３のキャパシタの一端の電圧と前記第３のキャパシタの他端の電圧との電圧差を検出し、前記電圧差に基づいた検出電圧を出力する振幅検出回路と、
   予め設定された第２の基準電圧と前記検出電圧とを比較し、記第２の基準電圧と前記検出電圧が等しくなるように、前記第３の抵抗の他端および前記第４の抵抗の他端に第２のバイアス電圧を印加する第２のバイアス調整回路と、をさらに備える
   ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記第１のバイアス調整回路は、
   第１の入力端子に前記第１の基準電圧が入力され、第２の入力端子に前記出力電圧が入力され、前記第１の抵抗の他端および前記第２の抵抗の他端に出力が接続された第１のオペアンプである
   ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
4. 前記第１のバイアス調整回路は、
   第１の入力端子に前記第１の基準電圧が入力され、第２の入力端子に前記出力電圧が入力され、前記第１の抵抗の他端および前記第２の抵抗の他端に出力が接続された第１のオペアンプであり、
   前記第２のバイアス調整回路は、
   第２の入力端子に前記検出電圧が入力され、第２の入力端子に前記第２の基準電圧が入力され、前記第３の抵抗の他端および前記第４の抵抗の他端に出力が接続された第２のオペアンプである
   ことを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
5. 前記第１の電圧線に一端が接続され、前記第３のキャパシタの一端に他端が接続された第１導電型の第５のＭＯＳトランジスタと、
   前記第５のＭＯＳトランジスタの他端に一端が接続され、前記第２の電圧線に他端が接続された第２導電型の第６のＭＯＳトランジスタと、
   前記第１の電圧線に一端が接続され、前記第３のキャパシタの他端に他端が接続された第１導電型の第７のＭＯＳトランジスタと、
   前記第７のＭＯＳトランジスタの他端に一端が接続され、前記第２の電圧線に他端が接続された第２導電型の第８のＭＯＳトランジスタと、
   前記第６のＭＯＳトランジスタのゲートと前記第７のＭＯＳトランジスタの他端との間に接続された第６のキャパシタと、
   前記第８のＭＯＳトランジスタのゲートと前記第５のＭＯＳトランジスタの他端との間に接続された第７のキャパシタと、
   前記第５のＭＯＳトランジスタのゲートと前記第８のＭＯＳトランジスタの他端との間に接続された第８のキャパシタと、
   前記第７のＭＯＳトランジスタのゲートと前記第６のＭＯＳトランジスタの他端との間に接続された第９のキャパシタと、
   前記第６のＭＯＳトランジスタのゲートに一端が接続された第５の抵抗と、
   前記第８のＭＯＳトランジスタのゲートに一端が接続された第６の抵抗と、
   前記第５のＭＯＳトランジスタのゲートに一端が接続された第７の抵抗と、
   前記第７のＭＯＳトランジスタのゲートに一端が接続された第８の抵抗と、
   前記第１のバイアス電圧と、前記第２の電圧と、を切り替え、何れか一方を、前記第１の抵抗の他端と前記第２の抵抗の他端に印加する第１のスイッチ回路と、
   前記第２のバイアス電圧と、前記第１の電圧と、を切り替え、何れか一方を、前記第３の抵抗の他端と前記第４の抵抗の他端に印加する第２のスイッチ回路と、
   前記第１のバイアス電圧と、前記第２の電圧と、を切り替え、何れか一方を、前記第５の抵抗の他端と前記第６の抵抗の他端に印加する第３のスイッチ回路と、
   前記第２のバイアス電圧と、前記第１の電圧と、を切り替え、何れか一方を、前記第７の抵抗の他端と前記第８の抵抗の他端に印加する第４のスイッチ回路と、をさらに備える
   ことを特徴とする請求項２または４に記載のＤＣ−ＤＣコンバータ。
6. 前記第１のＭＯＳトランジスタと前記第３のＭＯＳトランジスタとは、同じサイズを有し、
   前記第２のＭＯＳトランジスタと前記第４のＭＯＳトランジスタとは、同じサイズを有し、
   前記第１のインダクタと前記第２のインダクタとは、同じインダクタンスを有し、
   前記第１の抵抗と前記第２の抵抗とは、同じ抵抗値を有し、
   前記第１のキャパシタと前記第２のキャパシタとは、同じキャパシタンスを有することを特徴とする請求項１ないし５のいずれか一項に記載のＤＣ−ＤＣコンバータ。
7. 前記第３の抵抗と前記第４の抵抗とは、同じ抵抗値を有することを特徴とする請求項２または４に記載のＤＣ−ＤＣコンバータ。
8. 前記第１の基準電圧と前記出力電圧とが等しいときの前記第１のバイアス電圧は、前記第２、第４のＭＯＳトランジスタの閾値電圧よりも低い
   ことを特徴とする請求項１または３に記載のＤＣ−ＤＣコンバータ。
9. 前記第１の電圧は、電源電圧であり、
   前記第２の電圧は、接地電圧であり、
   前記第１、第３のＭＯＳトランジスタは、ｐＭＯＳトランジスタであり、
   前記第２、第４のＭＯＳトランジスタは、ｎＭＯＳトランジスタである
   ことを特徴とする請求項１ないし８のいずれか一項に記載のＤＣ−ＤＣコンバータ。
10. ＬＳＩ回路と、
    前記ＬＳＩ回路に出力電圧を供給するＤＣ−ＤＣコンバータと、を備え、
    前記ＤＣ−ＤＣコンバータは、
    前記出力電圧を出力する出力端子と、
    第１の電圧が印加される第１の電圧線に一端が接続された第１導電型の第１のＭＯＳトランジスタと、
    前記第１のＭＯＳトランジスタの他端に一端が接続され、前記第１の電圧と異なる第２の電圧が印加される第２の電圧線に他端が接続された第２導電型の第２のＭＯＳトランジスタと、
    前記第１の電圧線に一端が接続された第１導電型の第３のＭＯＳトランジスタと、
    前記第３のＭＯＳトランジスタの他端に一端が接続され、前記第２の電圧線に他端が接続された第２導電型の第４のＭＯＳトランジスタと、
    前記第１のＭＯＳトランジスタの他端と前記出力端子との間に接続された第１のインダクタと、
    前記第３のＭＯＳトランジスタの他端と前記出力端子との間に接続された第２のインダクタと、
    前記第２のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタの他端との間に接続された第１のキャパシタと、
    前記第４のＭＯＳトランジスタのゲートと前記第１のＭＯＳトランジスタの他端との間に接続された第２のキャパシタと、
    前記第１のＭＯＳトランジスタの他端に一端が接続され、前記第３のＭＯＳトランジスタの他端に他端が接続された第３のキャパシタと、
    前記第２のＭＯＳトランジスタのゲートに一端が接続された第１の抵抗と、
    前記第４のＭＯＳトランジスタのゲートに一端が接続された第２の抵抗と、
    予め設定された第１の基準電圧と前記出力電圧とを比較し、前記第１の基準電圧と前記出力電圧が等しくなるように、前記第１の抵抗の他端および前記第２の抵抗の他端に第１のバイアス電圧を印加する第１のバイアス調整回路と、を有する
    ことを特徴とする半導体チップ。

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