JP2957127B2 - 近似的に区分された線形アナログ波形を生成するためのアナログデジタルコンバータおよび方法 - Google Patents
近似的に区分された線形アナログ波形を生成するためのアナログデジタルコンバータおよび方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、一般的にデジタル
アナログコンバータＤＡＣ、特にスペクトルの歪みが減
少され、信号対量子化雑音比（ＳＱＮＲ）を増加させた
近似的に区分された線形アナログ波形を発生するＤＡＣ
に関する。
アナログコンバータＤＡＣ、特にスペクトルの歪みが減
少され、信号対量子化雑音比（ＳＱＮＲ）を増加させた
近似的に区分された線形アナログ波形を発生するＤＡＣ
に関する。
【０００２】
【従来の技術】ＤＡＣは、デジタルコードワードのシー
ケンスを変換するために使用され、各コードワードは基
礎となるアナログ波形からアナログ電圧或いは電流信号
への量子化されたサンプルを示す。デジタル回路におい
て、コードワードの各ビットはデジタル信号によって示
されている。理論的には、これらの信号は、アナログ信
号を生成するためにビットの位置の関数として二進加重
され、一緒に合計される。しかしながら、デジタル信号
は、ただデジタル回路をスイッチするのに十分に正確に
制御されるだけであり、アナログ信号を正確に構成する
のには十分に正確ではない。その代りに、デジタル信号
は正確に制限された低い信号レベルと高い信号レベルと
の間で切換わる電気スイッチを制御するために使用され
る。これらの信号はアナログ信号を与えるために二進加
重され、一緒に合計される。デジタル回路の速度が増加
するのにしたがって、スリューレート（切換え速度）お
よび切換えの正確さは、アナログ信号の歪みを最小にす
る際にますます重要な要素になる。
ケンスを変換するために使用され、各コードワードは基
礎となるアナログ波形からアナログ電圧或いは電流信号
への量子化されたサンプルを示す。デジタル回路におい
て、コードワードの各ビットはデジタル信号によって示
されている。理論的には、これらの信号は、アナログ信
号を生成するためにビットの位置の関数として二進加重
され、一緒に合計される。しかしながら、デジタル信号
は、ただデジタル回路をスイッチするのに十分に正確に
制御されるだけであり、アナログ信号を正確に構成する
のには十分に正確ではない。その代りに、デジタル信号
は正確に制限された低い信号レベルと高い信号レベルと
の間で切換わる電気スイッチを制御するために使用され
る。これらの信号はアナログ信号を与えるために二進加
重され、一緒に合計される。デジタル回路の速度が増加
するのにしたがって、スリューレート（切換え速度）お
よび切換えの正確さは、アナログ信号の歪みを最小にす
る際にますます重要な要素になる。
【０００３】図１は、ｎビットの二進コードワード12の
シーケンスをアナログ電圧信号Ｖ0に変換する従来型の
ＤＡＣ10の概略図である。クロック14は各コードワード
が並列に読み取られるクロック信号16をレジスタ18へ供
給する。レジスタ18は、コードワード12の各ビットごと
に１つずつ、ｎ個のデジタル信号20を生成し、それらは
それぞれデジタル式に制御される電気スイッチＳN-1 、
ＳN-2 、…、Ｓ0 に供給され、全クロックサイクルの間
保持される。コードワードの最上位ビット（ＭＳＢ）は
ＳN-1 を切換えるために供給され、それらの最下位ビッ
ト（ＬＳＢ）はＳ0 を切換えるために供給される。
シーケンスをアナログ電圧信号Ｖ0に変換する従来型の
ＤＡＣ10の概略図である。クロック14は各コードワード
が並列に読み取られるクロック信号16をレジスタ18へ供
給する。レジスタ18は、コードワード12の各ビットごと
に１つずつ、ｎ個のデジタル信号20を生成し、それらは
それぞれデジタル式に制御される電気スイッチＳN-1 、
ＳN-2 、…、Ｓ0 に供給され、全クロックサイクルの間
保持される。コードワードの最上位ビット（ＭＳＢ）は
ＳN-1 を切換えるために供給され、それらの最下位ビッ
ト（ＬＳＢ）はＳ0 を切換えるために供給される。
【０００４】基準電圧ライン−ＶR および接地ラインＧ
ＮＤは、デジタル式に制御される電気スイッチＳN-1 、
ＳN-2 、…、Ｓ0 を介して、各二進加重された抵抗Ｒ
N-1 、ＲN-2 、…、Ｒ0 へ選択的に印加される。抵抗
は、反転演算増幅器Ａ１の反転端子22に並列接続され
る。演算増幅器の非反転端子24は接地に接続され、抵抗
Ｒout は反転端子22と演算増幅器ｐ出力26の間に接続
される。演算増幅器Ａ１の負フィードバックは、ほぼ接
地電位に反転端子22における電圧を保持する。
ＮＤは、デジタル式に制御される電気スイッチＳN-1 、
ＳN-2 、…、Ｓ0 を介して、各二進加重された抵抗Ｒ
N-1 、ＲN-2 、…、Ｒ0 へ選択的に印加される。抵抗
は、反転演算増幅器Ａ１の反転端子22に並列接続され
る。演算増幅器の非反転端子24は接地に接続され、抵抗
Ｒout は反転端子22と演算増幅器ｐ出力26の間に接続
される。演算増幅器Ａ１の負フィードバックは、ほぼ接
地電位に反転端子22における電圧を保持する。
【０００５】コードワード12のＭＳＢが高レベルの時、
スイッチＳN-1 は、基準電圧ライン−ＶR を抵抗ＲN-1
へ接続し、そこに電流ＩN-1 を流す。抵抗の値は二進加
重されている、すなわちＲN-1 ＝Ｒ、ＲN-2 ＝２Ｒ、
…、およびＲ0 ＝２N-1 Ｒであるので、電流はＩN-1 ＝
２ＩN-2 ＝…＝２N-1 Ｉ0 のようになり、その結果それ
らはそれらの関連ビットの重みを反映する。ＭＳＢが低
レベルの時、スイッチＳN-1 は接地ラインを抵抗Ｒ
N-1 に接続し、抵抗ＲN-1 を横切る電圧降下は理想的に
ゼロになり、したがって電流ＩN-1 はゼロになる。電流
ＩN-1 、…、Ｉ0 は、コードワード12に比例する電流Ｉ
sum を生成するために反転端子22において合計される。
Ｉsum はＲout を通って流れ、出力26において電圧Ｖ0
を発生する。
スイッチＳN-1 は、基準電圧ライン−ＶR を抵抗ＲN-1
へ接続し、そこに電流ＩN-1 を流す。抵抗の値は二進加
重されている、すなわちＲN-1 ＝Ｒ、ＲN-2 ＝２Ｒ、
…、およびＲ0 ＝２N-1 Ｒであるので、電流はＩN-1 ＝
２ＩN-2 ＝…＝２N-1 Ｉ0 のようになり、その結果それ
らはそれらの関連ビットの重みを反映する。ＭＳＢが低
レベルの時、スイッチＳN-1 は接地ラインを抵抗Ｒ
N-1 に接続し、抵抗ＲN-1 を横切る電圧降下は理想的に
ゼロになり、したがって電流ＩN-1 はゼロになる。電流
ＩN-1 、…、Ｉ0 は、コードワード12に比例する電流Ｉ
sum を生成するために反転端子22において合計される。
Ｉsum はＲout を通って流れ、出力26において電圧Ｖ0
を発生する。
【０００６】電圧信号Ｖ0 は、以下の式によって与えら
れる。
れる。
【０００７】
【数１】 ここで、ａN-1 、…、ａ0 は、ＭＳＢ乃至ＬＳＢに対す
る二進係数であり、ＲはＲN-1 の抵抗である。
る二進係数であり、ＲはＲN-1 の抵抗である。
【０００８】式１は次のようになる。
【０００９】
【数２】 上式はＶ0 がデジタルコードワード12に比例することを
示す。
示す。
【００１０】図２に示されるように、理想的な電圧信号
Ｖ0 は、基礎となるアナログ波形30の量子化されたサン
プル29を示す無限スリューレート（サンプル瞬間におけ
る非連続性）を有するゼロ次ホルド（ＺＯＨ）あるいは
階段型波形28である。ＤＡＣの出力電圧信号Ｖ0 は、基
礎となる波形30の時間シフトされた近似波形である再構
成されたアナログ波形32を生成するためにフィルタ処理
される。理想的なＺＯＨの波形28を生成するためのＤＡ
Ｃ10において、スイッチＳN-1 、…、Ｓ0 は瞬間的に切
換わって、所望の平坦部のレベル間で安定しなければな
らない。しかしながら、実際にはスイッチは瞬間的に切
換わることはできず、平坦部レベルに安定する前にオー
バーシュートし、振動を生じる。従来の理論において、
ＤＡＣ10の正確さは、スイッチの実際の伝達関数が理想
的なＺＯＨ波形28にどのくらい近似するかによって決ま
る。
Ｖ0 は、基礎となるアナログ波形30の量子化されたサン
プル29を示す無限スリューレート（サンプル瞬間におけ
る非連続性）を有するゼロ次ホルド（ＺＯＨ）あるいは
階段型波形28である。ＤＡＣの出力電圧信号Ｖ0 は、基
礎となる波形30の時間シフトされた近似波形である再構
成されたアナログ波形32を生成するためにフィルタ処理
される。理想的なＺＯＨの波形28を生成するためのＤＡ
Ｃ10において、スイッチＳN-1 、…、Ｓ0 は瞬間的に切
換わって、所望の平坦部のレベル間で安定しなければな
らない。しかしながら、実際にはスイッチは瞬間的に切
換わることはできず、平坦部レベルに安定する前にオー
バーシュートし、振動を生じる。従来の理論において、
ＤＡＣ10の正確さは、スイッチの実際の伝達関数が理想
的なＺＯＨ波形28にどのくらい近似するかによって決ま
る。
【００１１】図３に示されるように、各スイッチ
ＳN-1 、…、およびＳ0 は、有限のスリューレート、す
なわちゼロでない立上り時間ＴR1における立上り縁部36
を有し、所望の平坦部レベル38を行き過ぎて、平坦部レ
ベル38に安定する前にクロック期間Ｔの一部分にわたっ
て振動する出力波形34を生成する。立上り時間ＴR1は、
波形34 が高い平坦部レベルと低い平坦部レベルとの間
の差の１０％から９０％へ立上るのにかかる時間として
定められる。スリューレートは、振幅の１０％から９０
％までの変化を立上り時間ＴR1によって除算したもので
ある。整定時間ＴS1は、波形34が１０％のレベルから立
上り、所望の平坦部レベル38から、既に分かっているエ
ラー範囲40内、適切にはＬＳＢの２分の１に安定するの
にかかる時間である。実際には、各スイッチは整定時間
ＴS1を最小にすることによって理想的なＺＯＨ波形42に
近付くように設計されている。
ＳN-1 、…、およびＳ0 は、有限のスリューレート、す
なわちゼロでない立上り時間ＴR1における立上り縁部36
を有し、所望の平坦部レベル38を行き過ぎて、平坦部レ
ベル38に安定する前にクロック期間Ｔの一部分にわたっ
て振動する出力波形34を生成する。立上り時間ＴR1は、
波形34 が高い平坦部レベルと低い平坦部レベルとの間
の差の１０％から９０％へ立上るのにかかる時間として
定められる。スリューレートは、振幅の１０％から９０
％までの変化を立上り時間ＴR1によって除算したもので
ある。整定時間ＴS1は、波形34が１０％のレベルから立
上り、所望の平坦部レベル38から、既に分かっているエ
ラー範囲40内、適切にはＬＳＢの２分の１に安定するの
にかかる時間である。実際には、各スイッチは整定時間
ＴS1を最小にすることによって理想的なＺＯＨ波形42に
近付くように設計されている。
【００１２】整定時間ＴS1を減少するための良く知られ
ている解決方法は、スイッチの立上り時間ＴR1を減少す
ることである。スイッチの振動は、寄生キャパシタンス
およびインダクタンスを減少することによって制動され
る。しかしながら、これらの特徴を備えたスイッチを製
造することは、困難で、費用が高い。さらに、スイッチ
の波形34がＺＯＨの波形42に近付いても、そのスペクト
ルの歪みをさらに一層減少することが好ましい。
ている解決方法は、スイッチの立上り時間ＴR1を減少す
ることである。スイッチの振動は、寄生キャパシタンス
およびインダクタンスを減少することによって制動され
る。しかしながら、これらの特徴を備えたスイッチを製
造することは、困難で、費用が高い。さらに、スイッチ
の波形34がＺＯＨの波形42に近付いても、そのスペクト
ルの歪みをさらに一層減少することが好ましい。
【００１３】Kamoto氏、他の論文（IEEE Journal of So
lid-State Circuits, Vol.23, No.1, 1988 年 2月, 14
2乃至 146頁参照）は、スイッチの立上りおよび立下が
り時間を制御することによってその出力波形44の整定時
間ＴS2（図３参照）を減少するＤＡＣについて記載して
いる。各コードワードのビットに対して、差デジタル信
号が、制御駆動装置を通って、正確に制限された低い値
と高い値との間で駆動されるスイッチに供給される。制
御駆動装置は、デジタル信号の立上り時間を増加し、し
たがってスイッチの立上り時間ＴR2は増加する。これ
は、振動を抑制し、整定時間ＴS2を減少する。
lid-State Circuits, Vol.23, No.1, 1988 年 2月, 14
2乃至 146頁参照）は、スイッチの立上りおよび立下が
り時間を制御することによってその出力波形44の整定時
間ＴS2（図３参照）を減少するＤＡＣについて記載して
いる。各コードワードのビットに対して、差デジタル信
号が、制御駆動装置を通って、正確に制限された低い値
と高い値との間で駆動されるスイッチに供給される。制
御駆動装置は、デジタル信号の立上り時間を増加し、し
たがってスイッチの立上り時間ＴR2は増加する。これ
は、振動を抑制し、整定時間ＴS2を減少する。
【００１４】制御駆動装置は、整定時間ＴS2を最小にす
る最良の立上り時間を選択するために外部で調節され
る。Kamoto氏は、立上り時間ＴR2が短すぎる時、振動は
激しく、整定時間ＴS2が増加することを示している。し
かしながら、立上り時間ＴR2が長すぎる場合は、整定時
間ＴS2も増加し、したがって波形44を劣化させる。最良
の立上り時間において、立上り時間を減少し、振動を抑
制する補償率が平衡にされ、最小の整定時間を提供す
る。Kamoto氏は、整定時間の約１５％の最良の立上りお
よび立下がり時間を開示している。
る最良の立上り時間を選択するために外部で調節され
る。Kamoto氏は、立上り時間ＴR2が短すぎる時、振動は
激しく、整定時間ＴS2が増加することを示している。し
かしながら、立上り時間ＴR2が長すぎる場合は、整定時
間ＴS2も増加し、したがって波形44を劣化させる。最良
の立上り時間において、立上り時間を減少し、振動を抑
制する補償率が平衡にされ、最小の整定時間を提供す
る。Kamoto氏は、整定時間の約１５％の最良の立上りお
よび立下がり時間を開示している。
【００１５】
【発明が解決しようとする課題】Kamoto氏は、ＺＯＨの
波形42の立上り時間に近付けようとしたので、スリュー
レートはＺＯＨの波形の立上り縁部を作るために比較的
速いままでなければならない。これらの比較的に大きい
スリューレートにおいて、高周波数の寄生作用は波形の
立上り縁部46を非線形にする。さらに、波形44は依然と
して所望の平坦部の値38よりも行き過ぎて、一定時間の
間振動する。波形44の非線形の立上り縁部46 および振
動は、減少されるのが好ましいスペクトルの歪みを発生
する。
波形42の立上り時間に近付けようとしたので、スリュー
レートはＺＯＨの波形の立上り縁部を作るために比較的
速いままでなければならない。これらの比較的に大きい
スリューレートにおいて、高周波数の寄生作用は波形の
立上り縁部46を非線形にする。さらに、波形44は依然と
して所望の平坦部の値38よりも行き過ぎて、一定時間の
間振動する。波形44の非線形の立上り縁部46 および振
動は、減少されるのが好ましいスペクトルの歪みを発生
する。
【００１６】本発明は、スペクトルの歪みを減少し、Ｓ
ＱＮＲを増加するＤＡＣおよび関連する変換方法を提供
する。
ＱＮＲを増加するＤＡＣおよび関連する変換方法を提供
する。
【００１７】
【課題を解決するための手段】これは、デジタルコード
ワードのシーケンスを近似的に区分された線形アナログ
波形に変換するＤＡＣによって達成される。その波形
は、デジタルコードワードの理想的な値を近似する平坦
部レベル間の立上りおよび立下がり縁部を有している。
ＤＡＣは、区分された線形アナログ波形を生成するため
に、ビットの桁に基いて加重され一緒に合計される成分
波形を生成するためにコードワードの各ビットを並列に
処理する。
ワードのシーケンスを近似的に区分された線形アナログ
波形に変換するＤＡＣによって達成される。その波形
は、デジタルコードワードの理想的な値を近似する平坦
部レベル間の立上りおよび立下がり縁部を有している。
ＤＡＣは、区分された線形アナログ波形を生成するため
に、ビットの桁に基いて加重され一緒に合計される成分
波形を生成するためにコードワードの各ビットを並列に
処理する。
【００１８】波形成形回路は、アナログ波形の立上りお
よび立下がり縁部が、連続するコードワードの差と立上
りおよび立下がり時間の関数である傾きを有する線形出
力傾斜部の所望のエラー範囲内に安定するように、各成
分波形の立上りおよび立下がり時間を制御する。立上り
および立下がり時間は、ほぼ同じであることが好まし
い。制限スイッチは、アナログ波形がコードワードによ
って表される理想的な値の所望のエラー範囲内に安定す
るように成分波形の平坦部レベルを制御する。制限スイ
ッチの線形動作領域は、波形成形回路によって設定され
る立上りおよび立下がり縁部の線形性を維持するために
拡大される。
よび立下がり縁部が、連続するコードワードの差と立上
りおよび立下がり時間の関数である傾きを有する線形出
力傾斜部の所望のエラー範囲内に安定するように、各成
分波形の立上りおよび立下がり時間を制御する。立上り
および立下がり時間は、ほぼ同じであることが好まし
い。制限スイッチは、アナログ波形がコードワードによ
って表される理想的な値の所望のエラー範囲内に安定す
るように成分波形の平坦部レベルを制御する。制限スイ
ッチの線形動作領域は、波形成形回路によって設定され
る立上りおよび立下がり縁部の線形性を維持するために
拡大される。
【００１９】ここで、本発明を一層良く理解し、本発明
の有効な効果を示すために、添付の図面を参照例示によ
って説明する。
の有効な効果を示すために、添付の図面を参照例示によ
って説明する。
【００２０】
【発明の実施の形態】本発明者は、図４に示されている
ように、ＺＯＨ波形52の代りに、区分された線形アナロ
グ波形50を近似するアナログ電圧信号を生成するために
ＤＡＣを設計することによって、その周波数応答特性お
よびＳＱＮＲを向上できることを発見した。その代り
に、ＤＡＣはアナログ電流信号を出力することもでき
る。区分された線形波形50は、基礎となるアナログ波形
62からの連続する量子化されたサンプルの値60に対応す
る平坦部58を接続する線形傾斜部56から構成されてい
る。好ましい波形50は、Ｔslewで示されている均等な立
上りおよび立下がり時間を有する。したがって、各線形
傾斜部の傾き（スリューレート）は、連続する平坦部58
間の差とスリュー時間Ｔslewとの比である。図示されて
いるように、Ｔslewはクロック期間Ｔの５０％である。
Ｔslewが０％になると、区分された線形波形はＺＯＨ波
形52に収斂する。対照的に、Ｔslewが１００％になる
と、波形50は１次ホールド（ＦＯＨ）波形64に収斂す
る。
ように、ＺＯＨ波形52の代りに、区分された線形アナロ
グ波形50を近似するアナログ電圧信号を生成するために
ＤＡＣを設計することによって、その周波数応答特性お
よびＳＱＮＲを向上できることを発見した。その代り
に、ＤＡＣはアナログ電流信号を出力することもでき
る。区分された線形波形50は、基礎となるアナログ波形
62からの連続する量子化されたサンプルの値60に対応す
る平坦部58を接続する線形傾斜部56から構成されてい
る。好ましい波形50は、Ｔslewで示されている均等な立
上りおよび立下がり時間を有する。したがって、各線形
傾斜部の傾き（スリューレート）は、連続する平坦部58
間の差とスリュー時間Ｔslewとの比である。図示されて
いるように、Ｔslewはクロック期間Ｔの５０％である。
Ｔslewが０％になると、区分された線形波形はＺＯＨ波
形52に収斂する。対照的に、Ｔslewが１００％になる
と、波形50は１次ホールド（ＦＯＨ）波形64に収斂す
る。
【００２１】図５は、基礎となる波形62（図４参照）が
周波数Ｆ0 の正弦波であるＤＡＣ周波数応答特性66のグ
ラフである。ＤＡＣ周波数応答特性66の包絡線68は、Ｚ
ＯＨ波形52に対するｓｉｎ（πＦr ）／πＦr から、Ｆ
ＯＨ波形64に対する（ｓｉｎ（πＦr ）／πＦr ）2 へ
変化する。ここでＦr は出力周波数対クロック周波数の
比を示す。したがって、理論的には、区分された線形波
形50は、その周波数応答特性が一層速くロールオフする
ことから、すなわちそれがＺＯＨ波形よりも所定の周波
数の出力に対して一層少ない電力しか伝達しないことか
ら、ＺＯＨ波形52 と比較する時、最適状態に及ばな
い。
周波数Ｆ0 の正弦波であるＤＡＣ周波数応答特性66のグ
ラフである。ＤＡＣ周波数応答特性66の包絡線68は、Ｚ
ＯＨ波形52に対するｓｉｎ（πＦr ）／πＦr から、Ｆ
ＯＨ波形64に対する（ｓｉｎ（πＦr ）／πＦr ）2 へ
変化する。ここでＦr は出力周波数対クロック周波数の
比を示す。したがって、理論的には、区分された線形波
形50は、その周波数応答特性が一層速くロールオフする
ことから、すなわちそれがＺＯＨ波形よりも所定の周波
数の出力に対して一層少ない電力しか伝達しないことか
ら、ＺＯＨ波形52 と比較する時、最適状態に及ばな
い。
【００２２】周波数応答特性66は、正弦波周波数におけ
る所望の成分70と、ＤＡＣによって生成されたアナログ
電圧信号における歪みを示すスパー（spur）72とを含
む。スパー72は、アナログ波形62を抽出する時に生じる
量子化雑音のために常に存在する。しかしながら、ＤＡ
Ｃアナログ出力電圧信号が、ＺＯＨあるいは区分された
線形波形にぴったりと適合するならば、スパー72は、成
分70よりも、ビット当たり約６ｄＢ少なくなる。
る所望の成分70と、ＤＡＣによって生成されたアナログ
電圧信号における歪みを示すスパー（spur）72とを含
む。スパー72は、アナログ波形62を抽出する時に生じる
量子化雑音のために常に存在する。しかしながら、ＤＡ
Ｃアナログ出力電圧信号が、ＺＯＨあるいは区分された
線形波形にぴったりと適合するならば、スパー72は、成
分70よりも、ビット当たり約６ｄＢ少なくなる。
【００２３】この理論にしたがって、従来のＤＡＣは、
ＺＯＨ波形52に可能な限り近く近似しようとする電圧信
号を発生する。しかしながら、実際に本発明者は、或る
電力効率を犠牲にすることによって、従来のＤＡＣがＺ
ＯＨ波形52を近似することができた程度よりも一層、区
分された線形波形50を近似するアナログ電圧信号を生成
するためにＤＡＣを設計し、制御できることを発見し
た。これは、スーパー72の大きさを減少し、ＤＡＣのス
ペクトル歪みの特徴およびＳＱＮＲを向上させる。
ＺＯＨ波形52に可能な限り近く近似しようとする電圧信
号を発生する。しかしながら、実際に本発明者は、或る
電力効率を犠牲にすることによって、従来のＤＡＣがＺ
ＯＨ波形52を近似することができた程度よりも一層、区
分された線形波形50を近似するアナログ電圧信号を生成
するためにＤＡＣを設計し、制御できることを発見し
た。これは、スーパー72の大きさを減少し、ＤＡＣのス
ペクトル歪みの特徴およびＳＱＮＲを向上させる。
【００２４】図６に示されるように、本発明を実施する
ＤＡＣは、近似的に区分された線形波形50に密接に従う
アナログ出力電圧信号74を発生する。電圧信号74は、線
形傾斜部56の望ましいエラー範囲80（適切にはＬＳＢの
２分の１）内に安定している立上り縁部76および立下が
り縁部78と、平坦部58の望ましいエラー範囲内に安定し
ている平坦部82とを有する。立上りおよび立下がり整定
時間ＴrsおよびＴfsは、各クロックサイクルの最初から
測定され、平坦部整定時間Ｔpsはスリュー時間Ｔslewの
終了から測定される。整定時間Ｔs は、各クロックサイ
クルの最初から、平坦部82がエラー範囲内に安定する点
まで測定される。従来のＤＡＣは、所望の平坦部レベル
に１度だけ安定するが、各クロック期間中に電圧信号74
は区分された線形波形50に２度安定する。これは、電圧
信号74が所望の波形50を正確に表す時間の量を増加し
て、その結果歪みを小さくし、ＳＱＮＲを増加する。し
たがって、和Ｔps＋ＴrsおよびＴps＋Ｔfsがクロック期
間の所望の部分、例えば５０％よりも少くなるように和
Ｔps＋ＴrsおよびＴps＋Ｔfsを減少することによって歪
みを減少させる。
ＤＡＣは、近似的に区分された線形波形50に密接に従う
アナログ出力電圧信号74を発生する。電圧信号74は、線
形傾斜部56の望ましいエラー範囲80（適切にはＬＳＢの
２分の１）内に安定している立上り縁部76および立下が
り縁部78と、平坦部58の望ましいエラー範囲内に安定し
ている平坦部82とを有する。立上りおよび立下がり整定
時間ＴrsおよびＴfsは、各クロックサイクルの最初から
測定され、平坦部整定時間Ｔpsはスリュー時間Ｔslewの
終了から測定される。整定時間Ｔs は、各クロックサイ
クルの最初から、平坦部82がエラー範囲内に安定する点
まで測定される。従来のＤＡＣは、所望の平坦部レベル
に１度だけ安定するが、各クロック期間中に電圧信号74
は区分された線形波形50に２度安定する。これは、電圧
信号74が所望の波形50を正確に表す時間の量を増加し
て、その結果歪みを小さくし、ＳＱＮＲを増加する。し
たがって、和Ｔps＋ＴrsおよびＴps＋Ｔfsがクロック期
間の所望の部分、例えば５０％よりも少くなるように和
Ｔps＋ＴrsおよびＴps＋Ｔfsを減少することによって歪
みを減少させる。
【００２５】整定時間Ｔrs、Ｔfs、およびＴpsは、スリ
ュー時間Ｔslewを増加することによって減少する。これ
はスリューレートを下げて、オーバーシュート量を減少
し、振動を抑制する。さらに、一層低いスリューレート
は、立上りおよび立下がり縁部76および78の高周波数内
容（ｃｏｎｔｅｎｔ）を減少し、その結果寄生作用は減
少し、縁部は線形傾斜部56に収斂する。１００％のスリ
ューレートにおいて、整定時間は最小にされるが、電圧
信号74はせいぜい各クロック期間の最後の瞬間に所望の
平坦部を得るだけである。電圧信号74が歪められると、
それは決して所望の値に到達できない。このために、ま
たＴslewが増加するのに伴って周波数応答の包絡線がロ
ールオフされるので、一方で適切な電力効率を維持しつ
つ、電圧信号74における歪みを減少するためにＴ
slewは、整定時間Ｔs の約２５乃至９０％に設定される
ことが好ましい。データ変換の応用に見られるように、
ＧＨｚの範囲におけるクロック速度において、Ｔs はＴ
にほぼ等しい。音響の応用でのＫＨｚの範囲、あるいは
ビデオシステムでのＭＨｚの範囲における低クロック速
度では、Ｔs はＴよりも小さい。この範囲にＴslewを減
少させることが、従来のＤＡＣにおいて測定された整定
時間を増加するか否かは知られていない。
ュー時間Ｔslewを増加することによって減少する。これ
はスリューレートを下げて、オーバーシュート量を減少
し、振動を抑制する。さらに、一層低いスリューレート
は、立上りおよび立下がり縁部76および78の高周波数内
容（ｃｏｎｔｅｎｔ）を減少し、その結果寄生作用は減
少し、縁部は線形傾斜部56に収斂する。１００％のスリ
ューレートにおいて、整定時間は最小にされるが、電圧
信号74はせいぜい各クロック期間の最後の瞬間に所望の
平坦部を得るだけである。電圧信号74が歪められると、
それは決して所望の値に到達できない。このために、ま
たＴslewが増加するのに伴って周波数応答の包絡線がロ
ールオフされるので、一方で適切な電力効率を維持しつ
つ、電圧信号74における歪みを減少するためにＴ
slewは、整定時間Ｔs の約２５乃至９０％に設定される
ことが好ましい。データ変換の応用に見られるように、
ＧＨｚの範囲におけるクロック速度において、Ｔs はＴ
にほぼ等しい。音響の応用でのＫＨｚの範囲、あるいは
ビデオシステムでのＭＨｚの範囲における低クロック速
度では、Ｔs はＴよりも小さい。この範囲にＴslewを減
少させることが、従来のＤＡＣにおいて測定された整定
時間を増加するか否かは知られていない。
【００２６】図７は、ｎ−ビットのデジタルコードワー
ドのシーケンスに応答して差動出力86 において近似的
に区分された線形電圧信号74を生成するＤＡＣ84のブロ
ック図である。各コードワードは、各信号路90に差動的
に供給されるｎのデジタル信号88 によって示されてい
る。コードワードは、二進サーモメータコード、あるい
は混成二進／サーモメータコードである。サーモメータ
コードは、ｒビットの二進コードをｎ＝２r −１ビット
コードへマップすることによって形成され、この場合に
は、ビットが均等に加重され、サーモメータのように累
積的にオンに切換えられる。信号路からの出力信号を、
二進加重をせずに一緒に合計することができるので、サ
ーモメータコードはＤＡＣの正確さを向上させる。しか
しながら、サーモメータコードは実質的により多くの回
路を要求する。したがって、ＭＳＢをサーモメータコー
ドに、ＬＳＢを二進コードにコード化する混成二進／サ
ーモメータコードが好ましい。
ドのシーケンスに応答して差動出力86 において近似的
に区分された線形電圧信号74を生成するＤＡＣ84のブロ
ック図である。各コードワードは、各信号路90に差動的
に供給されるｎのデジタル信号88 によって示されてい
る。コードワードは、二進サーモメータコード、あるい
は混成二進／サーモメータコードである。サーモメータ
コードは、ｒビットの二進コードをｎ＝２r −１ビット
コードへマップすることによって形成され、この場合に
は、ビットが均等に加重され、サーモメータのように累
積的にオンに切換えられる。信号路からの出力信号を、
二進加重をせずに一緒に合計することができるので、サ
ーモメータコードはＤＡＣの正確さを向上させる。しか
しながら、サーモメータコードは実質的により多くの回
路を要求する。したがって、ＭＳＢをサーモメータコー
ドに、ＬＳＢを二進コードにコード化する混成二進／サ
ーモメータコードが好ましい。
【００２７】信号路90は、線形傾斜部から所望のエラー
範囲内にそれぞれ安定する立上りおよび立下がり縁部94
および96と、その通路の関連ビットによって表された理
想的な値からエラー範囲内に安定する平坦部98とを有す
る近似的に区分された線形電圧信号92を発生する。各信
号路90は、立上りおよび立下がり縁部94および96の対称
性およびのスリュー時間Ｔslewを制御する波形成形回路
100 を含む。制限スイッチ102 の正確度は平坦部98を制
限し、その線形の動作範囲を拡張することによって立上
りおよび立下がり縁部の線形状態を維持する。
範囲内にそれぞれ安定する立上りおよび立下がり縁部94
および96と、その通路の関連ビットによって表された理
想的な値からエラー範囲内に安定する平坦部98とを有す
る近似的に区分された線形電圧信号92を発生する。各信
号路90は、立上りおよび立下がり縁部94および96の対称
性およびのスリュー時間Ｔslewを制御する波形成形回路
100 を含む。制限スイッチ102 の正確度は平坦部98を制
限し、その線形の動作範囲を拡張することによって立上
りおよび立下がり縁部の線形状態を維持する。
【００２８】電圧信号92は、それらを電流信号に変換
し、電流信号を対応するビットの桁の関数として加重
し、差動出力電流106 を生成するために、それらを一緒
に合計する加重および電流合計回路104 に供給される。
デジタルのコードワードが二進コードであるならば、回
路104 は、電流信号を二進加重し、合計する抵抗ネット
ワークを含む。抵抗ネットワークは、ＤＡＣの精度を向
上するために良く知られているＲ−２Ｒラダーで構成さ
れることが好ましい。コードワードがサーモメータコー
ドであるならば、電圧信号92は、均等に加重される電流
信号を合計するために単一の抵抗の両端に印加される。
混成コードは、二進ＬＳＢを二進加重し、電流信号の全
てを合計するためにＲ−２Ｒラダー（図１１に詳細に示
されている）の一部分を使用する。差動出力電流106
は、差動出力86において近似的に区分された線形電圧信
号74を生成するために１対の抵抗Ｒz を通って流れる。
し、電流信号を対応するビットの桁の関数として加重
し、差動出力電流106 を生成するために、それらを一緒
に合計する加重および電流合計回路104 に供給される。
デジタルのコードワードが二進コードであるならば、回
路104 は、電流信号を二進加重し、合計する抵抗ネット
ワークを含む。抵抗ネットワークは、ＤＡＣの精度を向
上するために良く知られているＲ−２Ｒラダーで構成さ
れることが好ましい。コードワードがサーモメータコー
ドであるならば、電圧信号92は、均等に加重される電流
信号を合計するために単一の抵抗の両端に印加される。
混成コードは、二進ＬＳＢを二進加重し、電流信号の全
てを合計するためにＲ−２Ｒラダー（図１１に詳細に示
されている）の一部分を使用する。差動出力電流106
は、差動出力86において近似的に区分された線形電圧信
号74を生成するために１対の抵抗Ｒz を通って流れる。
【００２９】アナログ電圧信号74の立上りおよび立下が
り縁部と平坦部とが、所望のエラー範囲80内に設定され
（図６参照）、対称になり、正確なデューティサイクル
を有するまで、ＤＡＣ84は、波形成形回路100 および線
形スイッチ102 を外部から微調整することによって較正
される。ＤＡＣ84の正確度を向上するために、信号路90
は、高レベルデジタル信号88を１つの信号路に、低レ
ベルデジタル信号をその他の全ての通路に供給し、電圧
信号74を監視することによって個々に較正されることが
好ましい。累積的エラーがＬＳＢの２分の１以内である
ことを確実にするために、個々の波形は、全体的に一層
狭いエラー範囲に位置付けしなければならない。１つの
解決方法は、個々のエラー範囲の二乗平均がＬＳＢの２
分の１と等しくなるような設定することである。その代
りに、既知の微分および積分エラー測定方法を使用する
こともできる。
り縁部と平坦部とが、所望のエラー範囲80内に設定され
（図６参照）、対称になり、正確なデューティサイクル
を有するまで、ＤＡＣ84は、波形成形回路100 および線
形スイッチ102 を外部から微調整することによって較正
される。ＤＡＣ84の正確度を向上するために、信号路90
は、高レベルデジタル信号88を１つの信号路に、低レ
ベルデジタル信号をその他の全ての通路に供給し、電圧
信号74を監視することによって個々に較正されることが
好ましい。累積的エラーがＬＳＢの２分の１以内である
ことを確実にするために、個々の波形は、全体的に一層
狭いエラー範囲に位置付けしなければならない。１つの
解決方法は、個々のエラー範囲の二乗平均がＬＳＢの２
分の１と等しくなるような設定することである。その代
りに、既知の微分および積分エラー測定方法を使用する
こともできる。
【００３０】ＤＡＣ84を較正するために、波形成形回路
100 は、抵抗ＲT1、ＲT2、およびＲT3 を調整する調整
回路を有し、制限スイッチ102 は、抵抗ＲT4を調整する
調整回路を有する。調整装置ＲT1は電圧信号92の立上り
および立下がり時間が対称になるように、波形成形回路
100 を平衡させる。しかしながら、これは、電圧信号縁
部94および96を時間的に独立にシフトさせ、信号のデュ
ーティサイクルを変更させる。したがって、波形形成回
路100 は、ＲT2の調整によって94および96の相対的時間
のシフトをオフセットするために予め補償される。ＲT3
の調整は、ＤＡＣの出力信号74の立上りおよび立下がり
縁部が線形傾斜部から予め決定されたエラー範囲内に安
定するまで、電圧信号92の立上りおよび立下がり時間を
減少する。これらの抵抗は、各信号路がエラー範囲を満
足させ、好ましくは各波形92に対する立上りおよび立下
がり時間がほぼ等しくなるように調整される。抵抗ＲT4
を調整することによって、高い平坦部レベルと低い平坦
部レベルを対応するビットの桁の関数である理想的な平
坦部レベルから予め決められたエラー範囲内に設定す
る。
100 は、抵抗ＲT1、ＲT2、およびＲT3 を調整する調整
回路を有し、制限スイッチ102 は、抵抗ＲT4を調整する
調整回路を有する。調整装置ＲT1は電圧信号92の立上り
および立下がり時間が対称になるように、波形成形回路
100 を平衡させる。しかしながら、これは、電圧信号縁
部94および96を時間的に独立にシフトさせ、信号のデュ
ーティサイクルを変更させる。したがって、波形形成回
路100 は、ＲT2の調整によって94および96の相対的時間
のシフトをオフセットするために予め補償される。ＲT3
の調整は、ＤＡＣの出力信号74の立上りおよび立下がり
縁部が線形傾斜部から予め決定されたエラー範囲内に安
定するまで、電圧信号92の立上りおよび立下がり時間を
減少する。これらの抵抗は、各信号路がエラー範囲を満
足させ、好ましくは各波形92に対する立上りおよび立下
がり時間がほぼ等しくなるように調整される。抵抗ＲT4
を調整することによって、高い平坦部レベルと低い平坦
部レベルを対応するビットの桁の関数である理想的な平
坦部レベルから予め決められたエラー範囲内に設定す
る。
【００３１】図８は、波形成形回路100 の概略図であ
る。デジタル電圧信号88は、差動入力118 に供給され
る。レベルシフト回路120 は電圧信号88をシフトし、そ
れぞれエミッタ結合した１対125 のｎｐｎトランジスタ
Ｑ１およびＱ２のベース122 および124 にそれを供給す
る。トランジスタＱ１およびＱ２のコレクタ126 および
128はそれぞれ、差動出力130 、およびバイアス抵抗Ｒ
c を通って高電源電圧Ｖcc、適切には基準接地電位に接
続される。電圧信号88が高い（低い）時、差動出力130
における電圧信号131 の極性が、デジタル電圧信号88に
対する位相から１８０°異なるトランジスタＱ１はオン
（オフ）し、Ｑ２はオフ（オン）する。電圧信号131
に対する高いおよび低い平坦部の値は、抵抗Ｒc の大き
さ、典型的には３００乃至１，０００オーム、およびエ
ミッタ電流Ｉe の量、典型的には４００μＡ乃至３ｍＡ
によって制限される。
る。デジタル電圧信号88は、差動入力118 に供給され
る。レベルシフト回路120 は電圧信号88をシフトし、そ
れぞれエミッタ結合した１対125 のｎｐｎトランジスタ
Ｑ１およびＱ２のベース122 および124 にそれを供給す
る。トランジスタＱ１およびＱ２のコレクタ126 および
128はそれぞれ、差動出力130 、およびバイアス抵抗Ｒ
c を通って高電源電圧Ｖcc、適切には基準接地電位に接
続される。電圧信号88が高い（低い）時、差動出力130
における電圧信号131 の極性が、デジタル電圧信号88に
対する位相から１８０°異なるトランジスタＱ１はオン
（オフ）し、Ｑ２はオフ（オン）する。電圧信号131
に対する高いおよび低い平坦部の値は、抵抗Ｒc の大き
さ、典型的には３００乃至１，０００オーム、およびエ
ミッタ電流Ｉe の量、典型的には４００μＡ乃至３ｍＡ
によって制限される。
【００３２】電圧信号131 の立上りおよび立下がり時間
は、それぞれトランジスタＱ１およびＱ２のコレクタ12
6 および128 を横切るキャパシタＣ１、適切には４００
ｐＦを接続することによって増加される。キャパシタＣ
１の大きさは、実効キャパシタンスを増加するミラー増
幅器を使用することによって、約１００分の１に減少す
る。キャパシタＣ１は、差動出力130 を横切る電圧の切
換えに抵抗して、立上りおよび立下がり時間を増加す
る。Ｃ１のキャパシタンスおよびエミッタ電流Ｉe
は、キャパシタＣ１が、高い平坦部の値と低い平坦部の
値との間をほぼ線形で充電および放電するように選択さ
れる。キャパシタンスが大きすぎたりあるいはエミッタ
電流が小さすぎたりするならば、キャパシタを横切る電
圧は対数的に増加し、次のクロックサイクルの前に所望
の平坦部レベルに絶対に到達することはできない。
は、それぞれトランジスタＱ１およびＱ２のコレクタ12
6 および128 を横切るキャパシタＣ１、適切には４００
ｐＦを接続することによって増加される。キャパシタＣ
１の大きさは、実効キャパシタンスを増加するミラー増
幅器を使用することによって、約１００分の１に減少す
る。キャパシタＣ１は、差動出力130 を横切る電圧の切
換えに抵抗して、立上りおよび立下がり時間を増加す
る。Ｃ１のキャパシタンスおよびエミッタ電流Ｉe
は、キャパシタＣ１が、高い平坦部の値と低い平坦部の
値との間をほぼ線形で充電および放電するように選択さ
れる。キャパシタンスが大きすぎたりあるいはエミッタ
電流が小さすぎたりするならば、キャパシタを横切る電
圧は対数的に増加し、次のクロックサイクルの前に所望
の平坦部レベルに絶対に到達することはできない。
【００３３】レベルシフト回路120 は、４つのｎｐｎト
ランジスタＱ３乃至Ｑ６を具備し、そのエミッタ132 乃
至138 は、バイアス抵抗Ｒe を介して低電圧源Ｖee、適
切には−５．２Ｖへ接続される。コレクタ140 乃至146
は高電圧源Ｖccに接続される。差動入力118 は、それぞ
れトランジスタＱ３およびＱ４のベース148 および150
に接続される。ベース148 および150 は、トランジスタ
Ｑ３およびＱ４へバイアス電流を供給するために、バイ
アス抵抗Ｒb を介して高電圧源Ｖccに結合され、その結
果トランジスタＱ３乃至Ｑ６は常にオンにされる。トラ
ンジスタＱ３およびＱ４のエミッタ132 および134 は、
それぞれトランジスタＱ５およびＱ６のベース152 およ
び154 に接続され、トランジスタＱ５およびＱ６のエミ
ッタ136および138 は、それぞれエミッタ結合したトラ
ンジスタＱ１およびＱ２のベース122および124 に接続
される。このレベルはデジタル信号88を２個のｎｐｎト
ランジスタベースエミッタ電圧降下によって下げ、その
結果それはエミッタ結合された対125 駆動することによ
って両立する。
ランジスタＱ３乃至Ｑ６を具備し、そのエミッタ132 乃
至138 は、バイアス抵抗Ｒe を介して低電圧源Ｖee、適
切には−５．２Ｖへ接続される。コレクタ140 乃至146
は高電圧源Ｖccに接続される。差動入力118 は、それぞ
れトランジスタＱ３およびＱ４のベース148 および150
に接続される。ベース148 および150 は、トランジスタ
Ｑ３およびＱ４へバイアス電流を供給するために、バイ
アス抵抗Ｒb を介して高電圧源Ｖccに結合され、その結
果トランジスタＱ３乃至Ｑ６は常にオンにされる。トラ
ンジスタＱ３およびＱ４のエミッタ132 および134 は、
それぞれトランジスタＱ５およびＱ６のベース152 およ
び154 に接続され、トランジスタＱ５およびＱ６のエミ
ッタ136および138 は、それぞれエミッタ結合したトラ
ンジスタＱ１およびＱ２のベース122および124 に接続
される。このレベルはデジタル信号88を２個のｎｐｎト
ランジスタベースエミッタ電圧降下によって下げ、その
結果それはエミッタ結合された対125 駆動することによ
って両立する。
【００３４】平衡回路156 （図７において抵抗ＲT1の調
整として示されている）は制限スイッチ102 （図９参
照）においてエミッタ結合されたトランジスタＱ８およ
びＱ９の対188 に対して非対称の信号路を予め補償する
ために電圧信号131 をオフセットする。ほぼ一定のまま
であるトランジスタＱ１のコレクタ電流は、そのコレク
タ抵抗Ｒc および平衡回路156 を通って供給される。平
衡回路156 は、コレクタ126における電圧をそれぞれ上
げたり下げたりするために抵抗Ｒc から電流Ｉbalを供
給したり減らしたりして、トランジスタＱ８およびＱ９
を同じ閾値電圧において効果的に切換え、その結果電圧
信号92は対称になる。平衡回路156 は、ノード158 にお
いて低電源電圧Ｖeeと高電源電圧Ｖccとの間に直列で接
続された調整抵抗Ｒb1およびＲb2を含む。抵抗Ｒ0 は、
平衡電流Ｉbal をトランジスタＱ１に供給するためにコ
レクタ126 とノード158 との間に接続される。
整として示されている）は制限スイッチ102 （図９参
照）においてエミッタ結合されたトランジスタＱ８およ
びＱ９の対188 に対して非対称の信号路を予め補償する
ために電圧信号131 をオフセットする。ほぼ一定のまま
であるトランジスタＱ１のコレクタ電流は、そのコレク
タ抵抗Ｒc および平衡回路156 を通って供給される。平
衡回路156 は、コレクタ126における電圧をそれぞれ上
げたり下げたりするために抵抗Ｒc から電流Ｉbalを供
給したり減らしたりして、トランジスタＱ８およびＱ９
を同じ閾値電圧において効果的に切換え、その結果電圧
信号92は対称になる。平衡回路156 は、ノード158 にお
いて低電源電圧Ｖeeと高電源電圧Ｖccとの間に直列で接
続された調整抵抗Ｒb1およびＲb2を含む。抵抗Ｒ0 は、
平衡電流Ｉbal をトランジスタＱ１に供給するためにコ
レクタ126 とノード158 との間に接続される。
【００３５】トランジスタＱ８の閾値電圧が、トランジ
スタＱ９の閾値電圧よりも高い時、Ｑ８はトランジスタ
Ｑ９よりも遅くオンに切換えられ、速くオフに切換えら
れる。トランジスタの平衡を保つために、抵抗Ｒb2は、
ノード158 における電圧がコレクタ126 における電圧よ
りも高くなるように調整される。したがって、コレクタ
126 における電圧が増加するために、Ｉbal はトランジ
スタＱ１のコレクタ電流の一部分を供給する。これによ
ってトランジスタＱ８は、一層速くオンに切換えられ、
一層遅くオフに切換えられる。対照的に、トランジスタ
Ｑ８の閾値電圧が、トランジスタＱ９の閾値電圧よりも
低い時、抵抗Ｒb1は、ノード158 における電圧がコレク
タ126 における電圧よりも低くなるように調整される。
これは、コレクタ抵抗Ｒc を通る電流の流れを増加し、
コレクタ126 における電圧を下げて、Ｑ８のオンへの切
換えを一層遅くし、一層速くオフにする。抵抗Ｒb1およ
びＲb2は、各信号路90の出力において観察された立上り
および立下がり時間がほぼ同じになるまで調整される。
スタＱ９の閾値電圧よりも高い時、Ｑ８はトランジスタ
Ｑ９よりも遅くオンに切換えられ、速くオフに切換えら
れる。トランジスタの平衡を保つために、抵抗Ｒb2は、
ノード158 における電圧がコレクタ126 における電圧よ
りも高くなるように調整される。したがって、コレクタ
126 における電圧が増加するために、Ｉbal はトランジ
スタＱ１のコレクタ電流の一部分を供給する。これによ
ってトランジスタＱ８は、一層速くオンに切換えられ、
一層遅くオフに切換えられる。対照的に、トランジスタ
Ｑ８の閾値電圧が、トランジスタＱ９の閾値電圧よりも
低い時、抵抗Ｒb1は、ノード158 における電圧がコレク
タ126 における電圧よりも低くなるように調整される。
これは、コレクタ抵抗Ｒc を通る電流の流れを増加し、
コレクタ126 における電圧を下げて、Ｑ８のオンへの切
換えを一層遅くし、一層速くオフにする。抵抗Ｒb1およ
びＲb2は、各信号路90の出力において観察された立上り
および立下がり時間がほぼ同じになるまで調整される。
【００３６】トランジスタＱ１およびＱ２は、各コレク
タにおいて高電圧レベルと低電圧レベルの間で切換わる
ことが好ましい。これを実行するために、コレクタ126
および128 における等価抵抗値は同じでなければならな
い。したがって、抵抗Ｒ1 は、それが抵抗Ｒc と並列に
なるように、高電圧源ＶccとトランジスタＱ２のコレク
タ128 との間に接続される。Ｒ1 の抵抗値は、それが並
列接続されたＲb1およびＲb2の公称抵抗と、直列接続さ
れたＲ0 の抵抗値を有するように選択される。
タにおいて高電圧レベルと低電圧レベルの間で切換わる
ことが好ましい。これを実行するために、コレクタ126
および128 における等価抵抗値は同じでなければならな
い。したがって、抵抗Ｒ1 は、それが抵抗Ｒc と並列に
なるように、高電圧源ＶccとトランジスタＱ２のコレク
タ128 との間に接続される。Ｒ1 の抵抗値は、それが並
列接続されたＲb1およびＲb2の公称抵抗と、直列接続さ
れたＲ0 の抵抗値を有するように選択される。
【００３７】平衡回路156 は、エミッタ結合された対18
8 の平衡させるが、電圧信号92のデューティサイクルも
変更する。信号路90間の同期を維持するために、予備補
償回路160 （図７において調整抵抗ＲT2として示されて
いる）は、トランジスタＱ４のベース150 に供給される
ベース電流の量を増加あるいは減少することによって差
動的に供給されるデジタル電圧信号88の一方をシフトす
る。予備補償回路160は、ノード162 における電圧源Ｖ
ccおよびＶeeの間に直列に接続される調整抵抗Ｒp1およ
びＲp2を含む。抵抗Ｒ2 はノード162 とベース150 との
間に接続され、抵抗Ｒ3 はトランジスタＱ３のベース14
8 と高電圧源Ｖccとの間に接続される。Ｒ3 の抵抗値
は、並列接続されたＲp1およびＲp2に対する公称抵抗値
と、直列接続されたＲ2 の抵抗値であるように選択され
る。抵抗Ｒp1およびＲp2は、平衡回路156 によって生じ
るスキューをオフセットするために要求されるベース電
流を変更するためにノード162 における電圧をベース15
0 における電圧よりも高くまたは低くするために調整さ
れる。
8 の平衡させるが、電圧信号92のデューティサイクルも
変更する。信号路90間の同期を維持するために、予備補
償回路160 （図７において調整抵抗ＲT2として示されて
いる）は、トランジスタＱ４のベース150 に供給される
ベース電流の量を増加あるいは減少することによって差
動的に供給されるデジタル電圧信号88の一方をシフトす
る。予備補償回路160は、ノード162 における電圧源Ｖ
ccおよびＶeeの間に直列に接続される調整抵抗Ｒp1およ
びＲp2を含む。抵抗Ｒ2 はノード162 とベース150 との
間に接続され、抵抗Ｒ3 はトランジスタＱ３のベース14
8 と高電圧源Ｖccとの間に接続される。Ｒ3 の抵抗値
は、並列接続されたＲp1およびＲp2に対する公称抵抗値
と、直列接続されたＲ2 の抵抗値であるように選択され
る。抵抗Ｒp1およびＲp2は、平衡回路156 によって生じ
るスキューをオフセットするために要求されるベース電
流を変更するためにノード162 における電圧をベース15
0 における電圧よりも高くまたは低くするために調整さ
れる。
【００３８】電圧信号92の対称的な立上りおよび立下が
り時間、およびＤＡＣアナログ電圧信号の立上りおよび
立下がり時間は、それぞれエミッタ結合されたトランジ
スタＱ１およびＱ２のエミッタ164 および166 から導き
出される合計テール電流Ｉeを調節することによって設
定する。エミッタ結合したトランジスタ対125 がデジタ
ル信号88に応答して切換わる時、テール電流Ｉe の極性
は、それがキャパシタＣ１を充電あるいは放電するよう
に、キャパシタＣ１に関連して切換わる。テール電流Ｉ
e を減少することによって、立上りおよび立下がり時間
を増加するキャパシタＣ１の応答は遅くなる。
り時間、およびＤＡＣアナログ電圧信号の立上りおよび
立下がり時間は、それぞれエミッタ結合されたトランジ
スタＱ１およびＱ２のエミッタ164 および166 から導き
出される合計テール電流Ｉeを調節することによって設
定する。エミッタ結合したトランジスタ対125 がデジタ
ル信号88に応答して切換わる時、テール電流Ｉe の極性
は、それがキャパシタＣ１を充電あるいは放電するよう
に、キャパシタＣ１に関連して切換わる。テール電流Ｉ
e を減少することによって、立上りおよび立下がり時間
を増加するキャパシタＣ１の応答は遅くなる。
【００３９】テール電流Ｉe を制御するために、エミッ
タ164 および166 はｎｐｎトランジスタＱ７のコレクタ
168 に接続され、そのエミッタ170 は調整抵抗ＲT3を介
して低電圧源Ｖeeに接続される。基準電圧Ｖref1は、そ
れがテール電流Ｉe を供給するように、トランジスタＱ
７のベース172 に供給される。抵抗ＲT3は、ＤＡＣアナ
ログ電圧信号の立上りおよび立下がり縁部が線形傾斜部
の所望のエラー範囲内に安定される点に、対称的な立上
りおよび立下がり時間が増加するまで調整される。さら
に、各信号路90における抵抗ＲT2は、各信号路と関係す
る立上りおよび立下がり時間がほぼ同じになるように調
整されることが好ましい。
タ164 および166 はｎｐｎトランジスタＱ７のコレクタ
168 に接続され、そのエミッタ170 は調整抵抗ＲT3を介
して低電圧源Ｖeeに接続される。基準電圧Ｖref1は、そ
れがテール電流Ｉe を供給するように、トランジスタＱ
７のベース172 に供給される。抵抗ＲT3は、ＤＡＣアナ
ログ電圧信号の立上りおよび立下がり縁部が線形傾斜部
の所望のエラー範囲内に安定される点に、対称的な立上
りおよび立下がり時間が増加するまで調整される。さら
に、各信号路90における抵抗ＲT2は、各信号路と関係す
る立上りおよび立下がり時間がほぼ同じになるように調
整されることが好ましい。
【００４０】図９は、制限スイッチ102 の概略図であ
る。電圧信号131 は、差動入力180 において制限スイッ
チ102 に供給される。レベルシフト回路182 は、電圧信
号131をシフトし、それぞれエミッタ結合した対188 の
ｎｐｎトランジスタＱ８およびＱ９のベース184 および
186 にそれを供給する。レベルシフト回路182 は、トラ
ンジスタＱ１０乃至Ｑ１３、およびレベルシフト回路12
0 と同じ方法で接続された各エミッタバイアス抵抗Ｒe
を含む（図８参照）。
る。電圧信号131 は、差動入力180 において制限スイッ
チ102 に供給される。レベルシフト回路182 は、電圧信
号131をシフトし、それぞれエミッタ結合した対188 の
ｎｐｎトランジスタＱ８およびＱ９のベース184 および
186 にそれを供給する。レベルシフト回路182 は、トラ
ンジスタＱ１０乃至Ｑ１３、およびレベルシフト回路12
0 と同じ方法で接続された各エミッタバイアス抵抗Ｒe
を含む（図８参照）。
【００４１】エミッタ結合した対188 は、差動出力192
においてコレクタ189 および190 を差動的に横切る電圧
信号92を生成する。電圧信号92の高い平坦部レベルと低
い平坦部レベルは、エミッタ結合した対188 によって供
給される合計エミッタ電流Ｉe2 を調節することによっ
て正確に制限される。これは、トランジスタＱ１４のコ
レクタ194 を、それぞれＱ８およびＱ９のエミッタ198
と200 との間の共通のエミッタ接合部194 に接続するこ
とによって達成される。トランジスタＱ１４のエミッタ
202 は、調整可能な抵抗ＲT4を介して低電源電圧Ｖeeに
接続され、そのベース204 は基準電圧Ｖref2に接続され
る。抵抗ＲT4は、ＤＡＣアナログ電圧信号に対する平坦
部の値が、デジタルコードワードによって示される理想
的な値のＬＳＢの２分の１内になるまで調整される。
においてコレクタ189 および190 を差動的に横切る電圧
信号92を生成する。電圧信号92の高い平坦部レベルと低
い平坦部レベルは、エミッタ結合した対188 によって供
給される合計エミッタ電流Ｉe2 を調節することによっ
て正確に制限される。これは、トランジスタＱ１４のコ
レクタ194 を、それぞれＱ８およびＱ９のエミッタ198
と200 との間の共通のエミッタ接合部194 に接続するこ
とによって達成される。トランジスタＱ１４のエミッタ
202 は、調整可能な抵抗ＲT4を介して低電源電圧Ｖeeに
接続され、そのベース204 は基準電圧Ｖref2に接続され
る。抵抗ＲT4は、ＤＡＣアナログ電圧信号に対する平坦
部の値が、デジタルコードワードによって示される理想
的な値のＬＳＢの２分の１内になるまで調整される。
【００４２】波形形成回路によって設定された電圧信号
の立上りおよび立下がり縁部の線形性を維持するため
に、エミッタ結合した対188 が線形増幅器としてほぼ機
能する入力電圧の範囲は増加する。これは、例えばエミ
ッタの発振防止抵抗あるいはスケールされた並列トラン
ジスタを使用するような、数多くの方法によって達成す
ることができる。図示されたように、典型的に約１００
オーム未満であるエミッタ発振防止抵抗Ｒd は、トラン
ジスタＱ８およびＱ９の接合部196 とエミッタ198およ
び200 との間に接続される。図１０に示されるように、
これは、エミッタ結合された対の伝達関数204 の線形範
囲をＩe2Ｒd にほぼ等しい量だけ拡張する。
の立上りおよび立下がり縁部の線形性を維持するため
に、エミッタ結合した対188 が線形増幅器としてほぼ機
能する入力電圧の範囲は増加する。これは、例えばエミ
ッタの発振防止抵抗あるいはスケールされた並列トラン
ジスタを使用するような、数多くの方法によって達成す
ることができる。図示されたように、典型的に約１００
オーム未満であるエミッタ発振防止抵抗Ｒd は、トラン
ジスタＱ８およびＱ９の接合部196 とエミッタ198およ
び200 との間に接続される。図１０に示されるように、
これは、エミッタ結合された対の伝達関数204 の線形範
囲をＩe2Ｒd にほぼ等しい量だけ拡張する。
【００４３】図１１は、１対の既知のＲ−２Ｒラダー20
6 を含む加重および合計回路104 の好ましい実施形態で
ある。信号路90からの電圧信号92は、各ノード208 に対
して差動的に供給される。図示されるように、コードワ
ードは１２ビット混成二進／サーモメータコードであ
り、それはその５つのＬＳＢを混成コード中の５つのＬ
ＳＢへ直接にマップすることによって８ビットの二進コ
ードから形成される。二進コードの３つのＭＳＢは、混
成コードにおける均等に加重された７つのビットへマッ
プされる。これらの７つのビットのそれぞれへの加重
は、二進コードにおける６番目のビットに相当する。
6 を含む加重および合計回路104 の好ましい実施形態で
ある。信号路90からの電圧信号92は、各ノード208 に対
して差動的に供給される。図示されるように、コードワ
ードは１２ビット混成二進／サーモメータコードであ
り、それはその５つのＬＳＢを混成コード中の５つのＬ
ＳＢへ直接にマップすることによって８ビットの二進コ
ードから形成される。二進コードの３つのＭＳＢは、混
成コードにおける均等に加重された７つのビットへマッ
プされる。これらの７つのビットのそれぞれへの加重
は、二進コードにおける６番目のビットに相当する。
【００４４】ノード５乃至１１におけるＲ−２Ｒラダー
206 の等価抵抗値はＲであり、サーモメータのコード化
されたビットに対応する電流信号Ｉ5 乃至Ｉ11が均等に
加重される。ラダー206 は、各電流信号の適切な二進フ
ラクションは出力に供給されるように、電流信号Ｉ4 乃
至Ｉ0 を分割する。各ノード208 における電流信号は、
差動電流信号106 を生成するために一緒に合計され、そ
れはＤＡＣに対するデジタルコードワード信号に比例す
る。
206 の等価抵抗値はＲであり、サーモメータのコード化
されたビットに対応する電流信号Ｉ5 乃至Ｉ11が均等に
加重される。ラダー206 は、各電流信号の適切な二進フ
ラクションは出力に供給されるように、電流信号Ｉ4 乃
至Ｉ0 を分割する。各ノード208 における電流信号は、
差動電流信号106 を生成するために一緒に合計され、そ
れはＤＡＣに対するデジタルコードワード信号に比例す
る。
【００４５】図１２はＤＡＣ84の好ましい実施形態のブ
ロック図である。図７に示されるＤＡＣ84の回路が、ｍ
ビットの二進コードをｎビットの混成二進／サーモメー
タコードにマップする記録装置210 、信号路90の個々の
較正を可能にする較正選択回路212 、およびデジタル信
号88が波形成形回路100 と線形スイッチ102 に供給され
る前にそれらを再び同期化するラッチ回路214 を含むよ
うに拡張されたものである。
ロック図である。図７に示されるＤＡＣ84の回路が、ｍ
ビットの二進コードをｎビットの混成二進／サーモメー
タコードにマップする記録装置210 、信号路90の個々の
較正を可能にする較正選択回路212 、およびデジタル信
号88が波形成形回路100 と線形スイッチ102 に供給され
る前にそれらを再び同期化するラッチ回路214 を含むよ
うに拡張されたものである。
【００４６】ｍビットの二進コードワードは、混成コー
ドワードにおいて均等に加重された２m-w −１にマップ
されるｍ−ｗのＭＳＢと、混成コードワードにおいてｗ
を二進加重されたＬＳＢにマップされるｗのＬＳＢとに
分割される。したがって、ＤＡＣ84は、ｎの信号路90を
有し、ここでｎ＝２m-w −１＋ｗである。二進コードワ
ードのｍ−ｗＭＢＳに対応するデジタル信号88は、２
m-w −１のサーモメータコード化されたデジタル信号88
にそれらをマップするレコーダ210 に供給される。
ドワードにおいて均等に加重された２m-w −１にマップ
されるｍ−ｗのＭＳＢと、混成コードワードにおいてｗ
を二進加重されたＬＳＢにマップされるｗのＬＳＢとに
分割される。したがって、ＤＡＣ84は、ｎの信号路90を
有し、ここでｎ＝２m-w −１＋ｗである。二進コードワ
ードのｍ−ｗＭＢＳに対応するデジタル信号88は、２
m-w −１のサーモメータコード化されたデジタル信号88
にそれらをマップするレコーダ210 に供給される。
【００４７】サーモメータコード化されたデジタル信号
88は、各較正選択回路212 および次に低いビットに対応
する選択回路212 に入力される。ＭＳＢの選択回路に対
する第２の入力は、接地に接続される。正常の動作にお
いて、選択回路212 がデジタル信号88を各ラッチ214 へ
通過させるように選択ディスエーブル命令が、外部の入
力（ＴＲＩＭ）に供給される。
88は、各較正選択回路212 および次に低いビットに対応
する選択回路212 に入力される。ＭＳＢの選択回路に対
する第２の入力は、接地に接続される。正常の動作にお
いて、選択回路212 がデジタル信号88を各ラッチ214 へ
通過させるように選択ディスエーブル命令が、外部の入
力（ＴＲＩＭ）に供給される。
【００４８】二進コードワードにおいてｗＬＳＢに対応
するデジタル信号88は、各ラッチ214へのそれらの信号
の供給を、レコーダ210 および較正選択回路212 によっ
てもたらされる遅延にほぼ等しい時間量分、遅らせる遅
延回路218 に入力される。
するデジタル信号88は、各ラッチ214へのそれらの信号
の供給を、レコーダ210 および較正選択回路212 によっ
てもたらされる遅延にほぼ等しい時間量分、遅らせる遅
延回路218 に入力される。
【００４９】レコーダ210 、選択回路212 、および遅延
回路218 は、互いに対してデジタル信号をスキューす
る。スキューを無くすために、デジタル信号88は、各信
号路90におけるラッチ214 に供給される。クロック220
は、ラッチ214 に対してクロック信号を供給し、それは
デジタル信号88を再び同期化し、次のクロックサイクル
において波形成形回路100 にそれらに供給する。クロッ
ク信号、それ自身は回路構造によってスキューされる。
遅延装置222 は、同期化を向上するために使用され、抵
抗ＲT5を外部で調整することによって調節される。
回路218 は、互いに対してデジタル信号をスキューす
る。スキューを無くすために、デジタル信号88は、各信
号路90におけるラッチ214 に供給される。クロック220
は、ラッチ214 に対してクロック信号を供給し、それは
デジタル信号88を再び同期化し、次のクロックサイクル
において波形成形回路100 にそれらに供給する。クロッ
ク信号、それ自身は回路構造によってスキューされる。
遅延装置222 は、同期化を向上するために使用され、抵
抗ＲT5を外部で調整することによって調節される。
【００５０】上記で説明されたように、ＤＡＣ84は、各
信号路90を個々に較正することによって較正されること
が好ましい。二進コードに対応する信号路90は、単一の
高ビットのみを有するようにコードワードを操作するこ
とによって分離される。外部の入力（ＴＲＩＭ）を通っ
てイネーブルされる時、較正選択回路212 はサーモメー
タコード化ビットに対応する信号路90の１つを分離す
る。選択回路212 は、普通の動作においてオンに切換え
られる最も高いビットのみが較正中にオンになるよう
に、以下の表１において示されている真値表を実行する
論理回路を含む。表１において、記号Ｅは不可能な入力
コードＡＢを示す。その代りに、選択回路212は取り除
かれ、電圧信号74はデジタルコードワードを増加するこ
とによって較正される。
信号路90を個々に較正することによって較正されること
が好ましい。二進コードに対応する信号路90は、単一の
高ビットのみを有するようにコードワードを操作するこ
とによって分離される。外部の入力（ＴＲＩＭ）を通っ
てイネーブルされる時、較正選択回路212 はサーモメー
タコード化ビットに対応する信号路90の１つを分離す
る。選択回路212 は、普通の動作においてオンに切換え
られる最も高いビットのみが較正中にオンになるよう
に、以下の表１において示されている真値表を実行する
論理回路を含む。表１において、記号Ｅは不可能な入力
コードＡＢを示す。その代りに、選択回路212は取り除
かれ、電圧信号74はデジタルコードワードを増加するこ
とによって較正される。
【００５１】
【数３】 本発明の幾つかの例示的実施形態が示されて説明された
が、数多くの変形および変更された実施形態が当業者に
よって作られるであろう。例えば、示されたｎｐｎ装置
の代りにｐｎｐトランジスタが使用され、回路は正のＶ
ccと接地されたＶeeとの間でバイアスするために再構成
される。そのような変形および別の実施形態が考えら
れ、添付の特許請求の範囲による技術的範囲から逸脱す
ることなしに実施することができる。
が、数多くの変形および変更された実施形態が当業者に
よって作られるであろう。例えば、示されたｎｐｎ装置
の代りにｐｎｐトランジスタが使用され、回路は正のＶ
ccと接地されたＶeeとの間でバイアスするために再構成
される。そのような変形および別の実施形態が考えら
れ、添付の特許請求の範囲による技術的範囲から逸脱す
ることなしに実施することができる。
【図１】既知のＤＡＣの概略図。
【図２】図１に示されたＤＡＣのアナログ波形および理
想的な階段型出力のグラフ。
想的な階段型出力のグラフ。
【図３】既知の２つのＤＡＣに対するＺＯＨ波形の立上
り縁部および平坦部のグラフ。
り縁部および平坦部のグラフ。
【図４】本発明に基く近似的に区分された線形アナログ
波形のグラフ。
波形のグラフ。
【図５】ＺＯＨおよび１次ホールド（ＦＯＨ）波形に対
する周波数応答特性およびスペクトル包絡線のグラフ。
する周波数応答特性およびスペクトル包絡線のグラフ。
【図６】ＤＡＣのアナログ出力電圧信号のグラフ。
【図７】本発明のＤＡＣのブロック図。
【図８】図７に示されている波形形成回路の概略図。
【図９】図７に示されている制限スイッチの概略図。
【図１０】図９に示されている制限スイッチにおける出
力電圧対入力電圧のグラフ。
力電圧対入力電圧のグラフ。
【図１１】図７に示されてる加重および電流合計回路の
好ましい実施形態の概略図。
好ましい実施形態の概略図。
【図１２】図７に示されているＤＡＣの好ましい実施形
態のブロック図。
態のブロック図。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−152128（ＪＰ，Ａ) 特開 平４−10714（ＪＰ，Ａ) 特開 平１−165212（ＪＰ，Ａ) 米国特許4430641（ＵＳ，Ａ) 米国特許5061445（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/74 H03M 1/66
Claims (2)
- 【請求項１】 既知のクロック期間中に波形成形回路の
１つに供給されるデジタル信号を各ビットが制御するｎ
ビットのコードワードのシーケンスに応答して、それぞ
れ、立上りおよび立下がり時間中に立上りおよび立下が
り縁部に沿って対称的で低い平坦部と高い平坦部との間
で切換わる駆動信号を生成し、各立上りおよび立下がり
整定時間ＴrsおよびＴfsにおいて、その傾斜が連続する
コードワードの差の関数である線形出力傾斜部の第１の
エラー範囲内に立上りおよび立下がり出力縁部が安定す
るように前記立上りおよび立下がり時間を設定し、立上
りおよび立下がり時間を設定するために外部から調節可
能であり、前記高い平坦部が、前記デジタル信号の連続
するクロック縁部から測定される整定時間Ｔs において
第２のエラー範囲内に安定され、前記平坦部整定時間Ｔ
psが前記立上りおよび立下がり時間の終端から測定さ
れ、整定時間ＴpsおよびＴrsの合計がクロック期間の予
め定められた部分より少なくなるように立上り時間を制
御し、整定時間ＴpsおよびＴfsの合計がクロック期間の
予め定められた部分より少なくなるように立下がり時間
を制御し、前記整定時間Ｔs の少なくとも２５％である
ように前記立上りおよび立下がり時間を設定し、前記立
上りおよび立下がり時間をほぼ同じであるように設定
し、前記第１および第２のエラー範囲がほぼ同じであ
り、前記コードワードが量子化分解能限界に対応する最
下位ビット（ＬＳＢ）を有し、前記第１および第２のエ
ラー範囲が最大でも前記量子化分解能範囲である複数の
波形成形回路と、 立上りおよび立下がり縁部の形状をほぼ維持しながら、
駆動信号の低い平坦部の値および高い平坦部の値をそれ
ぞれ低い制限値および高い制限値に制限する伝達関数を
有し、整定時間Ｔpsにおいて、コードワードによって表
される理想的な値の第２のエラー範囲内に出力平坦部の
値が安定するように、低い制限値および高い制限値を設
定し、低い制限値と高い制限値とを設定するために外部
から調節可能である複数の制限スイッチと、 コードワードにおける各ビットの位置に応じて駆動信号
を加重して加重された駆動信号を生成する加重回路と、 加重された駆動信号を合計して、出力平坦部の値および
立上りおよび立下がり出力縁部を有する近似的に区分さ
れた線形アナログ波形を構成する合計回路とを具備し、 前記各波形成形回路が、 波形成形回路に関係するデジタル信号と共通のテール電
流と差動出力とに応答する差動入力を有する差動接続さ
れた第１の対のトランジスタと、 前記駆動信号を生成するために前記差動出力間に接続さ
れたキャパシタと、 前記線形出力傾斜部の前記第１のエラー範囲内に安定す
る駆動信号の立上りおよび立下がり出力縁部をそれぞれ
生成するのに十分なぐらいゆっくりと前記キャパシタを
充電および放電するレベルで前記共通のテール電流を供
給する電流源とを備え、 前記各制限スイッチが、 スイッチ駆動信号に応答して低い制限値と高い制限値と
の間で差動出力信号を切換え、制限値間で切換えている
間に線形動作範囲を示し、差動接続された第２の対のト
ランジスタと、 制限値がコードワードの理想的な値の第２のエラー範囲
内に入るように、前記第２の対のトランジスタを通って
流れる共通のテール電流の量を設定する電流源と、 立上りおよび立下がり縁部の形状がほぼ維持されるよう
に、前記線形動作範囲を拡大する線形回路とを備え、 前記第２の対のトランジスタが、エミッタ、ベース、お
よびコレクタを有するバイポーラトランジスタであり、 前記線形回路が各トランジスタのエミッタと前記電流源
との間に接続される１対のエミッタ発振防止抵抗を備
え、 さらに、 前記立上りおよび立下がり時間が実質的に同じになるよ
うに前記駆動信号の値をオフセットすることによって、
第２の対の差動接続されたトランジスタを平衡にし、立
上りおよび立下がり縁部を時間的にシフトする平衡回路
と、 前記デジタル信号の値をシフトすることにより、平衡回
路によって生じた立上りおよび立下がり縁部の時間シフ
トを実質的にオフセットする補償回路と、 前記ｎビットのコードワードが、デジタル符号を表すｗ
個の下位桁ビット（ＬＳＢ）と、サーモメータ符号を示
すｑ個の上位桁ビット（ＭＳＢ）とを有し、ｑ個のＭＳ
Ｂは累積的にオンになり、ｗ個のＬＳＢおよびｍ−ｗ個
のＭＳＢを有するｍビットコードワードのシーケンスを
受取り、ｗ個のＬＳＢをｎビットコードワードのｗ個の
ＬＳＢへマップし、ｍ−ｗ個のＭＳＢを、ｑ＝２m-w −
１であるｎビットのコードワードのｑ個のＭＳＢへマッ
プするレコーダと、 ｑビットのサーモメータ符号に対するデジタル信号が各
波形成形回路に供給される通過モードと、オンにされた
サーモメータ符号における最上位ビットに対するデジタ
ル信号のみが波形成形回路に供給される調整モードとを
有して、各波形成形回路および各制限スイッチを個別に
調整することができる選択回路と、 前記既知のクロック期間を有するクロック信号と各ビッ
トのデジタル信号を受取り、次のクロックサイクルにお
いてデジタル信号を波形成形回路に出力する複数のラッ
チと、 波形成形回路に供給されたデジタル信号を実質上同期化
するように、前記各ラッチに供給されるクロック信号を
同期させる複数の遅延回路とを具備することを特徴とす
るデジタルアナログコンバータ。 - 【請求項２】 前記第１および第２のエラー範囲が前記
ＬＳＢのほぼ２分の１である請求項１記載のデジタルア
ナログコンバータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/443,995 US5663728A (en) | 1995-05-18 | 1995-05-18 | Digital-to-analog converted (DAC) and method that set waveform rise and fall times to produce an analog waveform that approximates a piecewise linear waveform to reduce spectral distortion |
| US443995 | 1995-05-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186597A JPH09186597A (ja) | 1997-07-15 |
| JP2957127B2 true JP2957127B2 (ja) | 1999-10-04 |
Family
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