JPH077430A - エミッタフォロワ回路及びこれを用いた並列型ａ／ｄ変換器 - Google Patents
エミッタフォロワ回路及びこれを用いた並列型ａ／ｄ変換器Info
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- JPH077430A JPH077430A JP5172595A JP17259593A JPH077430A JP H077430 A JPH077430 A JP H077430A JP 5172595 A JP5172595 A JP 5172595A JP 17259593 A JP17259593 A JP 17259593A JP H077430 A JPH077430 A JP H077430A
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Abstract
(57)【要約】
【目的】 寄生容量に起因して発生するアナログ的な歪
みを低減したエミッタフォロワ回路を提供する。 【構成】 入力電圧ＶINをベース入力とするエミッタフ
ォロワのトランジスタＱ１及びその負荷となるトランジ
スタＱ２，抵抗Ｒ１からなるエミッタフォロワ段１を持
つエミッタフォロワ回路において、入力電圧ＶINを微分
回路３で微分することによってその電圧変化を電流変化
に変換し、その電流変化に応じてトランジスタＱ３とカ
レントミラー回路を構成するトランジスタＱ２のエミッ
タ電流ＩE2を制御し、トランジスタＱ１のエミッタ電流
ＩE1を入力電圧ＶINのスルーレートに応じて増減する。
みを低減したエミッタフォロワ回路を提供する。 【構成】 入力電圧ＶINをベース入力とするエミッタフ
ォロワのトランジスタＱ１及びその負荷となるトランジ
スタＱ２，抵抗Ｒ１からなるエミッタフォロワ段１を持
つエミッタフォロワ回路において、入力電圧ＶINを微分
回路３で微分することによってその電圧変化を電流変化
に変換し、その電流変化に応じてトランジスタＱ３とカ
レントミラー回路を構成するトランジスタＱ２のエミッ
タ電流ＩE2を制御し、トランジスタＱ１のエミッタ電流
ＩE1を入力電圧ＶINのスルーレートに応じて増減する。
Description
【０００１】
【産業上の利用分野】本発明は、エミッタフォロワ回路
に関し、特に並列型Ａ／Ｄ変換器における複数個のコン
パレータの各入力段を構成する回路として用いて好適な
エミッタフォロワ回路に関する。
に関し、特に並列型Ａ／Ｄ変換器における複数個のコン
パレータの各入力段を構成する回路として用いて好適な
エミッタフォロワ回路に関する。
【０００２】
【従来の技術】各々異なる電圧値の比較電圧を有するコ
ンパレータを、ディジタル信号のビット数に対応した個
数だけ並べ、入力電圧と一致する比較電圧を一括して判
定する構成の並列型Ａ／Ｄ変換器等において、各コンパ
レータのアナログ入力段には、出力インピーダンスが比
較的大きく、かつ電流利得を大きくとれるという特長を
持つエミッタフォロワ回路が一般的に用いられている。
図６に、並列型Ａ／Ｄ変換器における各コンパレータの
アナログ入力段に用いられたエミッタフォロワ回路の従
来例を示す。
ンパレータを、ディジタル信号のビット数に対応した個
数だけ並べ、入力電圧と一致する比較電圧を一括して判
定する構成の並列型Ａ／Ｄ変換器等において、各コンパ
レータのアナログ入力段には、出力インピーダンスが比
較的大きく、かつ電流利得を大きくとれるという特長を
持つエミッタフォロワ回路が一般的に用いられている。
図６に、並列型Ａ／Ｄ変換器における各コンパレータの
アナログ入力段に用いられたエミッタフォロワ回路の従
来例を示す。
【０００３】図６において、例えばグランドＧＮＤと負
電源ＶEEの各ライン間には、入力アナログ電圧ＶINをベ
ース入力とするエミッタフォロワのＮＰＮトランジスタ
Ｑ６１、バイアス電圧ＶBIASをベース入力とするＮＰＮ
トランジスタＱ６２及び抵抗Ｒ６１が直列に接続されて
アナログ入力段のエミッタフォロワ回路６１を構成して
いる。ＧＮＤラインとＶEEライン間にはさらに、基準電
圧ＶREF をベース入力とするエミッタフォロワのＮＰＮ
トランジスタＱ６３、バイアス電圧ＶBIASをベース入力
とするＮＰＮトランジスタＱ６４及び抵抗Ｒ６２が直列
に接続されて基準電圧入力段のエミッタフォロワ回路６
２を構成している。
電源ＶEEの各ライン間には、入力アナログ電圧ＶINをベ
ース入力とするエミッタフォロワのＮＰＮトランジスタ
Ｑ６１、バイアス電圧ＶBIASをベース入力とするＮＰＮ
トランジスタＱ６２及び抵抗Ｒ６１が直列に接続されて
アナログ入力段のエミッタフォロワ回路６１を構成して
いる。ＧＮＤラインとＶEEライン間にはさらに、基準電
圧ＶREF をベース入力とするエミッタフォロワのＮＰＮ
トランジスタＱ６３、バイアス電圧ＶBIASをベース入力
とするＮＰＮトランジスタＱ６４及び抵抗Ｒ６２が直列
に接続されて基準電圧入力段のエミッタフォロワ回路６
２を構成している。
【０００４】一方、エミッタが共通接続されて差動動作
をなす差動トランジスタ対Ｑ６５，Ｑ６６、この差動ト
ランジスタ対Ｑ６５，Ｑ６６の各コレクタとＧＮＤライ
ン間に接続された抵抗Ｒ６３，Ｒ６４、差動トランジス
タ対Ｑ６５，Ｑ６６のエミッタ共通接続点とＶEEライン
間に直列接続された定電流トランジスタＱ６７及び抵抗
Ｒ６５によってコンパレータ６３が構成されている。こ
のコンパレータ６３において、一方のトランジスタＱ６
５のベースには、エミッタフォロワ回路６１を介して入
力アナログ電圧ＶINが印加され、他方のトランジスタＱ
６６には、エミッタフォロワ回路６２を介して基準電圧
ＶREF が印加される。そして、差動トランジスタ対Ｑ６
５，Ｑ６６の各コレクタ間から比較出力が導出されるよ
うになっている。
をなす差動トランジスタ対Ｑ６５，Ｑ６６、この差動ト
ランジスタ対Ｑ６５，Ｑ６６の各コレクタとＧＮＤライ
ン間に接続された抵抗Ｒ６３，Ｒ６４、差動トランジス
タ対Ｑ６５，Ｑ６６のエミッタ共通接続点とＶEEライン
間に直列接続された定電流トランジスタＱ６７及び抵抗
Ｒ６５によってコンパレータ６３が構成されている。こ
のコンパレータ６３において、一方のトランジスタＱ６
５のベースには、エミッタフォロワ回路６１を介して入
力アナログ電圧ＶINが印加され、他方のトランジスタＱ
６６には、エミッタフォロワ回路６２を介して基準電圧
ＶREF が印加される。そして、差動トランジスタ対Ｑ６
５，Ｑ６６の各コレクタ間から比較出力が導出されるよ
うになっている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記構
成のアナログ入力段のエミッタフォロワ回路６１では、
トランジスタＱ６１のエミッタに容量ＣP が寄生してい
ることから、入力電圧ＶINのスルーレートが高くなる
と、寄生容量ＣP に流れる充放電電流により、トランジ
スタＱ６１のベース・エミッタ間電圧ＶBEが変化するた
め、トランジスタＱ６１のベース電圧に歪みが発生する
という問題があった。本発明は、上記課題に鑑みてなさ
れたものであり、その目的とするところは、寄生容量に
起因して発生するアナログ的な歪みを低減したエミッタ
フォロワ回路を提供することにある。
成のアナログ入力段のエミッタフォロワ回路６１では、
トランジスタＱ６１のエミッタに容量ＣP が寄生してい
ることから、入力電圧ＶINのスルーレートが高くなる
と、寄生容量ＣP に流れる充放電電流により、トランジ
スタＱ６１のベース・エミッタ間電圧ＶBEが変化するた
め、トランジスタＱ６１のベース電圧に歪みが発生する
という問題があった。本発明は、上記課題に鑑みてなさ
れたものであり、その目的とするところは、寄生容量に
起因して発生するアナログ的な歪みを低減したエミッタ
フォロワ回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるエミッタフォロワ回路は、可変電流源
を負荷としかつ入力信号が供給されるエミッタフォロワ
段と、入力信号を微分する微分回路と、上記可変電流源
と対をなしかつ微分回路の微分出力に応じた電流を上記
可変電流源に流すカレントミラー回路とを備えた構成と
なっている。
に、本発明によるエミッタフォロワ回路は、可変電流源
を負荷としかつ入力信号が供給されるエミッタフォロワ
段と、入力信号を微分する微分回路と、上記可変電流源
と対をなしかつ微分回路の微分出力に応じた電流を上記
可変電流源に流すカレントミラー回路とを備えた構成と
なっている。
【０００７】
【作用】本発明によるエミッタフォロワ回路において、
入力信号を微分回路で微分することによってその電圧変
化を電流変化に変換し、この電流変化に応じた電流をカ
レントミラー回路を用いてエミッタフォロワ段の負荷で
ある可変電流源に流し、エミッタフォロワ段のトランジ
スタのエミッタ電流を入力信号のスルーレートに応じて
増減する。これにより、入力信号のスルーレートによっ
て寄生容量に流れる電流分を補正できるため、寄生容量
に流れる充放電電流によるエミッタフォロワ段のトラン
ジスタのベース・エミッタ間電圧ＶBEの変化を抑制で
き、これに伴い寄生容量に起因して発生するアナログ的
な歪みを低減できる。
入力信号を微分回路で微分することによってその電圧変
化を電流変化に変換し、この電流変化に応じた電流をカ
レントミラー回路を用いてエミッタフォロワ段の負荷で
ある可変電流源に流し、エミッタフォロワ段のトランジ
スタのエミッタ電流を入力信号のスルーレートに応じて
増減する。これにより、入力信号のスルーレートによっ
て寄生容量に流れる電流分を補正できるため、寄生容量
に流れる充放電電流によるエミッタフォロワ段のトラン
ジスタのベース・エミッタ間電圧ＶBEの変化を抑制で
き、これに伴い寄生容量に起因して発生するアナログ的
な歪みを低減できる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明によるエミッタフォロワ回
路の一実施例を示す回路図である。図１において、例え
ばグランドＧＮＤと負電源ＶEEの２つの電源ライン間に
は、入力電圧ＶINをベース入力とするエミッタフォロワ
のＮＰＮトランジスタＱ１、このトランジスタＱ１の負
荷となる可変電流源であるＮＰＮトランジスタＱ２及び
抵抗Ｒ１が直列に接続されてエミッタフォロワ段１を構
成している。このエミッタフォロワ段１において、トラ
ンジスタＱ１のエミッタには、容量ＣP が寄生してい
る。
に説明する。図１は、本発明によるエミッタフォロワ回
路の一実施例を示す回路図である。図１において、例え
ばグランドＧＮＤと負電源ＶEEの２つの電源ライン間に
は、入力電圧ＶINをベース入力とするエミッタフォロワ
のＮＰＮトランジスタＱ１、このトランジスタＱ１の負
荷となる可変電流源であるＮＰＮトランジスタＱ２及び
抵抗Ｒ１が直列に接続されてエミッタフォロワ段１を構
成している。このエミッタフォロワ段１において、トラ
ンジスタＱ１のエミッタには、容量ＣP が寄生してい
る。
【０００９】入力電圧ＶINは、制御回路２の端子Ａにも
印加される。この端子Ａには、微分回路３の入力端が接
続されている。微分回路３は、入力電圧ＶINを微分し、
その電圧変化を電流変化に変換する。制御回路２におい
て、ＧＮＤラインと電源ＶEEライン間には、定電流源
４、ダイオード接続のＮＰＮトランジスタＱ３及び抵抗
Ｒ２が直列に接続されている。定電流源４とトランジス
タＱ３のコレクタ（ベース）との接続点には、微分回路
３の出力端が接続されている。また、ダイオード接続の
トランジスタＱ３は、エミッタフォロワ段１のトランジ
スタＱ２と端子Ｂを介してベースが共通接続されてカレ
ントミラー回路を構成している。
印加される。この端子Ａには、微分回路３の入力端が接
続されている。微分回路３は、入力電圧ＶINを微分し、
その電圧変化を電流変化に変換する。制御回路２におい
て、ＧＮＤラインと電源ＶEEライン間には、定電流源
４、ダイオード接続のＮＰＮトランジスタＱ３及び抵抗
Ｒ２が直列に接続されている。定電流源４とトランジス
タＱ３のコレクタ（ベース）との接続点には、微分回路
３の出力端が接続されている。また、ダイオード接続の
トランジスタＱ３は、エミッタフォロワ段１のトランジ
スタＱ２と端子Ｂを介してベースが共通接続されてカレ
ントミラー回路を構成している。
【００１０】上記構成のエミッタフォロワ回路におい
て、エミッタフォロワ段１のトランジスタＱ１のエミッ
タ電流をＩE1、トランジスタＱ２のエミッタ電流を
ＩE2、寄生容量をＣP 、微分回路３の係数をｋ、定電流
源４の電流をＩ0 とすると、次式が成立する。
て、エミッタフォロワ段１のトランジスタＱ１のエミッ
タ電流をＩE1、トランジスタＱ２のエミッタ電流を
ＩE2、寄生容量をＣP 、微分回路３の係数をｋ、定電流
源４の電流をＩ0 とすると、次式が成立する。
【数１】 ＩE1＝ＩE2＋ＣP ・（ｄＶIN／ｄｔ） ＝Ｉ0 −ｋ・（ｄＶIN／ｄｔ）＋ＣP ・（ｄＶIN／ｄｔ） ここで、微分回路３の係数ｋが０のときは、電流補正を
行わない場合であり、入力電圧ＶINのスルーレートに比
例した充電電流がエミッタフォロワ段１のトランジスタ
Ｑ１に流れる。一方、ｋ＝ＣP とすると、ＩE1＝Ｉ0 と
なり、入力電圧ＶINのスルーレートに関係なく、トラン
ジスタＱ１のエミッタ電流ＩE1が一定となる。
行わない場合であり、入力電圧ＶINのスルーレートに比
例した充電電流がエミッタフォロワ段１のトランジスタ
Ｑ１に流れる。一方、ｋ＝ＣP とすると、ＩE1＝Ｉ0 と
なり、入力電圧ＶINのスルーレートに関係なく、トラン
ジスタＱ１のエミッタ電流ＩE1が一定となる。
【００１１】上述したように、入力電圧ＶINを微分回路
３で微分してその電圧変化を電流変化に変換し、この電
流変化に応じてエミッタフォロワ段１のトランジスタＱ
１の負荷であるトランジスタＱ２の電流を制御すること
により、トランジスタＱ１のエミッタ電流ＩE1を入力電
圧ＶINのスルーレートに応じて増減できるため、入力電
圧ＶINのスルーレートによって寄生容量ＣP に流れる電
流分を補正できる。その結果、寄生容量ＣP に流れる充
放電電流によるトランジスタＱ１のベース・エミッタ間
電圧ＶBEの変化を抑制できるため、寄生容量ＣP に起因
して発生するアナログ的な歪みを低減できることにな
る。
３で微分してその電圧変化を電流変化に変換し、この電
流変化に応じてエミッタフォロワ段１のトランジスタＱ
１の負荷であるトランジスタＱ２の電流を制御すること
により、トランジスタＱ１のエミッタ電流ＩE1を入力電
圧ＶINのスルーレートに応じて増減できるため、入力電
圧ＶINのスルーレートによって寄生容量ＣP に流れる電
流分を補正できる。その結果、寄生容量ＣP に流れる充
放電電流によるトランジスタＱ１のベース・エミッタ間
電圧ＶBEの変化を抑制できるため、寄生容量ＣP に起因
して発生するアナログ的な歪みを低減できることにな
る。
【００１２】図２は、図１における制御回路２の具体的
な回路構成の一例を示す回路図である。図２において、
ＧＮＤラインと電源ＶEEライン間には、抵抗Ｒ３、ダイ
オード接続のＰＮＰトランジスタＱ４及び定電流源５が
直列に接続されている。トランジスタＱ４及び定電流源
５の接続点と端子Ａとの間には、コンデンサＣC が接続
されている。一方、ＧＮＤラインとＮＰＮトランジスタ
Ｑ３のコレクタ（ベース）との間には、抵抗Ｒ４及びＰ
ＮＰトランジスタＱ５が直列に接続されている。そし
て、トランジスタＱ４とトランジスタＱ５とより、カレ
ントミラー回路が構成されている。
な回路構成の一例を示す回路図である。図２において、
ＧＮＤラインと電源ＶEEライン間には、抵抗Ｒ３、ダイ
オード接続のＰＮＰトランジスタＱ４及び定電流源５が
直列に接続されている。トランジスタＱ４及び定電流源
５の接続点と端子Ａとの間には、コンデンサＣC が接続
されている。一方、ＧＮＤラインとＮＰＮトランジスタ
Ｑ３のコレクタ（ベース）との間には、抵抗Ｒ４及びＰ
ＮＰトランジスタＱ５が直列に接続されている。そし
て、トランジスタＱ４とトランジスタＱ５とより、カレ
ントミラー回路が構成されている。
【００１３】かかる回路構成において、トランジスタＱ
４のコレクタ電圧はほぼ一定と見なせるので、コンデン
サＣC から流れ込む電流ｉは、
４のコレクタ電圧はほぼ一定と見なせるので、コンデン
サＣC から流れ込む電流ｉは、
【数２】ｉ＝ＣC ・（ｄＶIN／ｄｔ） となり、定電流源５の電流をＩ0 とすると、トランジス
タＱ４には、Ｉ0 −ｉなる電流が流れる。トランジスタ
Ｑ４とトランジスタＱ５とはカレントミラー回路を構成
していることから、トランジスタＱ３のエミッタには、
そのエミッタ電流をＩE3とすると、
タＱ４には、Ｉ0 −ｉなる電流が流れる。トランジスタ
Ｑ４とトランジスタＱ５とはカレントミラー回路を構成
していることから、トランジスタＱ３のエミッタには、
そのエミッタ電流をＩE3とすると、
【数３】 ＩE3＝Ｉ0 −ｉ ＝Ｉ0 −ＣC ・（ｄＶIN／ｄｔ） の電流が流れる。
【００１４】ここで、ＣC ＝ＣP とすると、エミッタフ
ォロワ段１におけるトランジスタＱ１のエミッタ電流Ｉ
E1を定数にできる。ところで、実際の使用上において、
単一の制御回路２に対してエミッタフォロワ段１がｎ個
接続される構成が必要になる場合が多い。その場合に
は、図２の回路において、トランジスタＱ３，Ｑ５をｎ
倍、抵抗Ｒ２，Ｒ４を１／ｎ倍にすれば良い。これによ
れば、ｎ個のエミッタフォロワ段１の各々において、寄
生容量ＣP に起因して発生するアナログ的な歪みを単一
の制御回路２によって低減できる効果がある。
ォロワ段１におけるトランジスタＱ１のエミッタ電流Ｉ
E1を定数にできる。ところで、実際の使用上において、
単一の制御回路２に対してエミッタフォロワ段１がｎ個
接続される構成が必要になる場合が多い。その場合に
は、図２の回路において、トランジスタＱ３，Ｑ５をｎ
倍、抵抗Ｒ２，Ｒ４を１／ｎ倍にすれば良い。これによ
れば、ｎ個のエミッタフォロワ段１の各々において、寄
生容量ＣP に起因して発生するアナログ的な歪みを単一
の制御回路２によって低減できる効果がある。
【００１５】図３は、図１における制御回路２の具体的
な回路構成の他の例を示す回路図であり、図中、図２と
同等部分には同一符号を付して示してある。図３におい
て、ＧＮＤラインとＶEEライン間には、抵抗Ｒ３、ＮＰ
ＮトランジスタＱ６及び定電流源５が直列に接続されて
いる。トランジスタＱ６のベースには、直流電圧−Ｅが
印加されている。このトランジスタＱ４及び定電流源５
の接続点と端子Ａとの間には、コンデンサＣC が接続さ
れている。ＧＮＤラインとＶEEライン間にはさらに、Ｎ
ＰＮトランジスタＱ７及び定電流源６が直列に接続され
ている。トランジスタＱ７のベースは、トランジスタＱ
６のコレクタに接続されている。
な回路構成の他の例を示す回路図であり、図中、図２と
同等部分には同一符号を付して示してある。図３におい
て、ＧＮＤラインとＶEEライン間には、抵抗Ｒ３、ＮＰ
ＮトランジスタＱ６及び定電流源５が直列に接続されて
いる。トランジスタＱ６のベースには、直流電圧−Ｅが
印加されている。このトランジスタＱ４及び定電流源５
の接続点と端子Ａとの間には、コンデンサＣC が接続さ
れている。ＧＮＤラインとＶEEライン間にはさらに、Ｎ
ＰＮトランジスタＱ７及び定電流源６が直列に接続され
ている。トランジスタＱ７のベースは、トランジスタＱ
６のコレクタに接続されている。
【００１６】一方、ＧＮＤラインとトランジスタＱ３の
コレクタ（ベース）との間には、抵抗Ｒ４及びＮＰＮト
ランジスタＱ５が直列に接続されている。そして、この
トランジスタＱ５のベースはトランジスタＱ７のエミッ
タに接続されている。かかる回路構成においては、コン
デンサＣC にはＮＰＮトランジスタ（トランジスタＱ
６）のエミッタが繋がるため、図２の場合のように、Ｐ
ＮＰトランジスタ（トランジスタＱ４）のコレクタ・ベ
ースが繋がる回路構成に比べて寄生容量が小さいという
特徴がある。
コレクタ（ベース）との間には、抵抗Ｒ４及びＮＰＮト
ランジスタＱ５が直列に接続されている。そして、この
トランジスタＱ５のベースはトランジスタＱ７のエミッ
タに接続されている。かかる回路構成においては、コン
デンサＣC にはＮＰＮトランジスタ（トランジスタＱ
６）のエミッタが繋がるため、図２の場合のように、Ｐ
ＮＰトランジスタ（トランジスタＱ４）のコレクタ・ベ
ースが繋がる回路構成に比べて寄生容量が小さいという
特徴がある。
【００１７】図４は、図１における制御回路２の具体的
な回路構成のさらに他の例を示す回路図であり、図中、
図２と同等部分には同一符号を付して示してある。本回
路例は、コンデンサＣC として寄生容量ＣP とは異なっ
た容量のものを用いるためになされたものであり、図２
の回路構成に加え、抵抗Ｒ４及びＰＮＰトランジスタＱ
５の直列回路に抵抗Ｒ５及びＰＮＰトランジスタＱ８の
直列回路を並列に接続するとともに、ＮＰＮトランジス
タＱ３及び抵抗Ｒ２の直列回路に電流Ｉ0 の定電流源７
を並列に接続した回路構成となっている。
な回路構成のさらに他の例を示す回路図であり、図中、
図２と同等部分には同一符号を付して示してある。本回
路例は、コンデンサＣC として寄生容量ＣP とは異なっ
た容量のものを用いるためになされたものであり、図２
の回路構成に加え、抵抗Ｒ４及びＰＮＰトランジスタＱ
５の直列回路に抵抗Ｒ５及びＰＮＰトランジスタＱ８の
直列回路を並列に接続するとともに、ＮＰＮトランジス
タＱ３及び抵抗Ｒ２の直列回路に電流Ｉ0 の定電流源７
を並列に接続した回路構成となっている。
【００１８】かかる回路構成においては、トランジスタ
Ｑ４にＩ0 −ｉなる電流が流れることにより、トランジ
スタＱ３にはＩ0 −２ｉなる電流が流れることになる。
したがって、コンデンサＣC としてＣC ＝ＣP / ２の容
量のものを用いることにより、寄生容量ＣP に起因して
発生するアナログ的な歪みを補正できる。すなわち、コ
ンデンサＣC の容量を、図２の回路構成の場合に比較し
て半減できることになる。
Ｑ４にＩ0 −ｉなる電流が流れることにより、トランジ
スタＱ３にはＩ0 −２ｉなる電流が流れることになる。
したがって、コンデンサＣC としてＣC ＝ＣP / ２の容
量のものを用いることにより、寄生容量ＣP に起因して
発生するアナログ的な歪みを補正できる。すなわち、コ
ンデンサＣC の容量を、図２の回路構成の場合に比較し
て半減できることになる。
【００１９】このようにして構成された本発明によるエ
ミッタフォロワ回路は、例えば、図５に示す如き並列型
Ａ／Ｄ変換器における各コンパレータの入力段の回路と
して用いられる。図５において、基準電圧発生回路５１
は、一例としてディジタル信号が８ビットの場合には、
ＧＮＤラインとＶEEライン間に直列に接続された２５６
個の抵抗器Ｒ１乃至Ｒ２５６によって構成され、抵抗分
圧によって各抵抗器間の２５５個の接続点に互いに異な
る基準電圧を発生する。
ミッタフォロワ回路は、例えば、図５に示す如き並列型
Ａ／Ｄ変換器における各コンパレータの入力段の回路と
して用いられる。図５において、基準電圧発生回路５１
は、一例としてディジタル信号が８ビットの場合には、
ＧＮＤラインとＶEEライン間に直列に接続された２５６
個の抵抗器Ｒ１乃至Ｒ２５６によって構成され、抵抗分
圧によって各抵抗器間の２５５個の接続点に互いに異な
る基準電圧を発生する。
【００２０】これらの基準電圧は、比較回路５２の２５
５個のコンパレータＣＯＰ１，……の各比較電圧とな
る。２５５個のコンパレータＣＯＰ１，……には、アナ
ログ入力電圧ＶINが被比較電圧として共通に供給され
る。２５５個のコンパレータＣＯＰ１，……は、入力電
圧ＶINと一致する比較電圧を一括して判定する。コンパ
レータＣＯＰ１，……の各比較出力は、ゲート回路５３
を介してエンコーダ５４に供給され、８ビットのディジ
タル信号Ｄ１乃至Ｄ８に変換されて出力される。
５個のコンパレータＣＯＰ１，……の各比較電圧とな
る。２５５個のコンパレータＣＯＰ１，……には、アナ
ログ入力電圧ＶINが被比較電圧として共通に供給され
る。２５５個のコンパレータＣＯＰ１，……は、入力電
圧ＶINと一致する比較電圧を一括して判定する。コンパ
レータＣＯＰ１，……の各比較出力は、ゲート回路５３
を介してエンコーダ５４に供給され、８ビットのディジ
タル信号Ｄ１乃至Ｄ８に変換されて出力される。
【００２１】この種のＡ／Ｄ変換器において、上述した
本発明によるエミッタフォロワ回路は、２５５個のコン
パレータＣＯＰ１，……のアナログ入力段を構成する回
路として用いられる。これによれば、エミッタフォロワ
段の寄生容量に起因して発生する並列型Ａ／Ｄ変換器の
アナログ歪みを改善できることになる。なお、本発明
は、並列型Ａ／Ｄ変換器におけるコンパレータの入力段
のエミッタフォロワ回路への適用に限定されるものでは
なく、入力段にエミッタフォロワ回路を持つアンプ等に
も同様に適用し得るものである。
本発明によるエミッタフォロワ回路は、２５５個のコン
パレータＣＯＰ１，……のアナログ入力段を構成する回
路として用いられる。これによれば、エミッタフォロワ
段の寄生容量に起因して発生する並列型Ａ／Ｄ変換器の
アナログ歪みを改善できることになる。なお、本発明
は、並列型Ａ／Ｄ変換器におけるコンパレータの入力段
のエミッタフォロワ回路への適用に限定されるものでは
なく、入力段にエミッタフォロワ回路を持つアンプ等に
も同様に適用し得るものである。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
入力電圧の微分してその電圧変化を電流変化に変換し、
その電流変化に応じてエミッタフォロワ段に流れる電流
を制御し、エミッタフォロワ段のトランジスタのエミッ
タ電流を入力電圧のスルーレートに応じて増減するよう
にしたことにより、寄生容量に流れる充放電電流による
エミッタフォロワ段のトランジスタのベース・エミッタ
間電圧ＶBEの変化を抑制できるので、寄生容量に起因し
て発生するアナログ的な歪みを低減できることになる。
また、本発明によるエミッタフォロワ回路を、並列型Ａ
／Ｄ変換器におけるコンパレータのアナログ入力段に用
いられるエミッタフォロワ回路に適用したことにより、
エミッタフォロワ段の寄生容量に起因して発生する並列
型Ａ／Ｄ変換器のアナログ歪みを改善できることにな
る。
入力電圧の微分してその電圧変化を電流変化に変換し、
その電流変化に応じてエミッタフォロワ段に流れる電流
を制御し、エミッタフォロワ段のトランジスタのエミッ
タ電流を入力電圧のスルーレートに応じて増減するよう
にしたことにより、寄生容量に流れる充放電電流による
エミッタフォロワ段のトランジスタのベース・エミッタ
間電圧ＶBEの変化を抑制できるので、寄生容量に起因し
て発生するアナログ的な歪みを低減できることになる。
また、本発明によるエミッタフォロワ回路を、並列型Ａ
／Ｄ変換器におけるコンパレータのアナログ入力段に用
いられるエミッタフォロワ回路に適用したことにより、
エミッタフォロワ段の寄生容量に起因して発生する並列
型Ａ／Ｄ変換器のアナログ歪みを改善できることにな
る。
【図１】本発明によるエミッタフォロワ回路の一実施例
を示す回路図である。
を示す回路図である。
【図２】制御回路の具体的な構成の一例を示す回路図で
ある。
ある。
【図３】制御回路の具体的な構成の他の例を示す回路図
である。
である。
【図４】制御回路の具体的な構成のさらに他の例を示す
回路図である。
回路図である。
【図５】本発明が適用される並列型Ａ／Ｄ変換器の一例
を示すブロック図である。
を示すブロック図である。
【図６】並列型Ａ／Ｄ変換器のコンパレータのアナログ
入力段に用いられたエミッタフォロワ回路の従来例を示
す回路図である。
入力段に用いられたエミッタフォロワ回路の従来例を示
す回路図である。
１ エミッタフォロワ段 ２ 制御回路 ３ 微分回路 ４〜７ 定電流源 １１ 基準電圧発生回路 １２ 比較回路 １３ ゲート回路 １４ エンコーダ
Claims (2)
- 【請求項１】 可変電流源を負荷としかつ入力信号が供
給されるエミッタフォロワ段と、 前記入力信号を微分する微分回路と、 前記可変電流源と対をなしかつ前記微分回路の微分出力
に応じた電流を前記可変電流源に流すカレントミラー回
路とを備えたことを特徴とするエミッタフォロワ回路。 - 【請求項２】 各々異なる電圧値の複数の基準電圧を発
生する基準電圧発生回路と、入力アナログ信号と前記複
数の基準電圧の各々とを比較する複数個のコンパレータ
と、前記複数個のコンパレータの各比較出力が供給され
るゲート回路と、前記ゲート回路の出力が供給されるエ
ンコーダとを有する並列型Ａ／Ｄ変換器において、 前記コンパレータのアナログ入力段を請求項１記載のエ
ミッタフォロワ回路を用いて構成したことを特徴とする
並列型Ａ／Ｄ変換器。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5172595A JPH077430A (ja) | 1993-06-17 | 1993-06-17 | エミッタフォロワ回路及びこれを用いた並列型ａ／ｄ変換器 |
| DE69425997T DE69425997T2 (de) | 1993-06-17 | 1994-06-09 | Emitterfolgeschaltung und Analog-Digitalwandler mit einer solchen Schaltung |
| DE69430328T DE69430328D1 (de) | 1993-06-17 | 1994-06-09 | Analog Digital-Umsetzer |
| EP97109122A EP0795963B1 (en) | 1993-06-17 | 1994-06-09 | Analog to digital converter |
| US08/257,150 US5548287A (en) | 1993-06-17 | 1994-06-09 | Analog to digital converter |
| EP94108893A EP0630103B1 (en) | 1993-06-17 | 1994-06-09 | Emitterfollower circuit and analog to digital converter using such circuit |
| KR1019940013586A KR950002247A (ko) | 1993-06-17 | 1994-06-16 | 아날로그 디지탈 변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5172595A JPH077430A (ja) | 1993-06-17 | 1993-06-17 | エミッタフォロワ回路及びこれを用いた並列型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077430A true JPH077430A (ja) | 1995-01-10 |
Family
ID=15944767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5172595A Pending JPH077430A (ja) | 1993-06-17 | 1993-06-17 | エミッタフォロワ回路及びこれを用いた並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077430A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004502372A (ja) * | 2000-06-26 | 2004-01-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ネガティブインピーダンスキャンセレーションを伴う高周波増幅回路 |
-
1993
- 1993-06-17 JP JP5172595A patent/JPH077430A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004502372A (ja) * | 2000-06-26 | 2004-01-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ネガティブインピーダンスキャンセレーションを伴う高周波増幅回路 |
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